ĆWICZENIE 1

a)

OPIS UKŁADU

Wejścia A, B, C są uziemione (stan niski). Do wejść D, CLR oraz S1 przyłożone jest napięcie 5V. Wejścia S0 i CLK podłączone są do przełączających układów logicznych, aby przełączać ich stany kolejno w celu resetowania układu oraz przechodzenia do kolejnych taktów. W celu obserwacji zmian zachodzących na bitach należy podłączyć do wyjść QA, QB, QC i QD diody (wyświetlacz LED). Wejście LIN podłączone do wyjścia QA w celu zapętlenia działania układu.

DZIAŁANIE

Początkowa pozycja S0 i CLK w stanie wysokim. W tej chwili układ jest uruchamiany. Dalsza manipulacja zegarem nie przyniesie efektu o ile nie przyłożymy do S0 stanu niskiego. Po tej zmianie każda zmiana zegara na stan niski i następnie wysoki będzie skutkować przesunięciem bitu w lewo począwszy od ostatniego tzn.:

1. 0000 (resetowanie układu)

2. 0001 (zmiana S0 na stan niski i przełączenie zegara)

3. 0010

4. 0100

5. 1000

Po kolejnych zmianach zegara kroki 1-5 działają w pętli dzięki podłączeniu do QA wejścia LIN, które dzięki swej aktywności w kolejnym takcie zaświeca diodę na QD.

b)

OPIS UKŁADU

Układ nieco podobny do poprzedniego, lecz występują 3 bity w stanie wysokim, które są przesuwane w lewo w pętli. Stan wysoki jest przyłączony do CLR oraz S1, natomiast S0 jest uziemione, aby przesunięcie w lewo miało miejsce. Wyjścia QB, QC i QD są połączone bramką 7410 (NAND) z wejściem LIN, aby zapętlić działanie układu poprzez wprowadzenie stanu niskiego w następnym takcie zegara na ostatnim bicie w momencie, gdy prąd płynie przez wyjścia QB, QC i QD. Wyjścia QA, QB, QC i QD są połączone do diod w celu obserwacji wyników. Wejścia A, B, C , D nie mają wpływu na działanie układu. Zegar podłączony jest do przełącznika logicznego.

DZIAŁANIE

Na początku bramka NAND wysyła stan wysoki do LIN co skutkuje w rezultacie, przy stanie niskim na S0 i wysokim na S1, zaświeceniem się diody połączonej z QD. W kolejnych taktach zegara będą kolejno zapalać się diody na QC i QB. Następnie dzięki bramce NAND połączonej z wejściem LIN przy kolejnym przesunięciu zgaśnie dioda przy QD, a zaświeca się QA. Tak to będzie wyglądać:

1. 0000

2. 0001

3. 0011

4. 0111

5. 1110

6. 1101

7. 1011

Następne takty będą zapętleniem kroków 4-7.

c)

OPIS UKŁADU

Wejście CLR i S1 podłączone do stanu wysokiego, a S0 uziemione. Zegar podłączony z przełącznika logicznego. Wyjście QA podłączone poprzez bramkę 7404 (NOT) do wejścia LIN.

Wyjścia QA, QB, QC i QD podłączone do diod. Wejścia A, B, C , D ponownie nie mają wpływu na działanie układu.

DZIAŁANIE

Na początku zaświeca się dioda na QD. Dzieje się to dzięki doprowadzeniu wysokiego stanu do LIN. W kolejnych taktach stan wysoki pojawia się również na QC, QB i QA. Takie zachowanie układu jest możliwe m. in. dzięki doprowadzeniu prądu do S1 i uziemieniu S0.

W momencie, gdy stan wysoki pojawia się na QA, prąd zostaje wyłączony na LIN i w następnym takcie gaśnie QD. Następnie również gasną QC, QB i QA. Wygląda to tak:

1. 0000

2. 0001

3. 0011

4. 0111

5. 1111

6. 1110

7. 1100

8. 1000

W następnych taktach zegara całość kroków (1-8) działa w pętli

Specyfikacja Uniwersalnego Rejestru Przesuwającego 74194

Tabela stanów:

Wejścia	Wyjścia
CLR	Tryb
	S1
0	X
1	X
1	1
1	0
1	0
1	1
1	1
1	0

0 – stan wysoki 1 – stan niski X – stan dowolny 0→1 – zmiana stanu z niskiego na wysoki