Numer ćwiczenia |
3 |
Tytuł ćwiczenia: Statyczne badanie przerzutników |
||
Data wykonania ćwiczenia: |
30.10.2012 |
Nazwisko i imię: |
||
Data oddania sprawozdania: |
13.11.2012 |
Artur Blok |
Robert Bieniek |
|
Numer grupy laboratoryjnej: |
1B |
Maciej Rachwalski |
|
|
1. Badanie asynchronicznego przerzutnika RS zbudowanego z bramek NAND
Schemat przerzutnika: Schemat uproszczony:
A |
B |
Qn |
0 |
0 |
N |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
Qn-1 |
Tabela stanów:
A |
B |
Qn-1 |
Qn |
_ Qn |
0 |
0 |
X |
1 |
1 N |
0 |
1 |
X |
1 |
0 |
1 |
0 |
X |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
2. Badanie synchronicznego przerzutnika RS zbudowanego z bramek NAND
Schemat przerzutnika: Schemat uproszczony:
CK \ AB |
0 0 |
0 1 |
1 0 |
1 1 |
0 |
Qn-1 |
Qn-1 |
Qn-1 |
Qn-1 |
1 |
Qn-1 |
0 |
1 |
N |
Tabela stanów:
CK Qn-1\AB |
0 0 |
0 1 |
1 0 |
1 1 |
0 0 |
0 |
0 |
0 |
0 |
0 1 |
1 |
1 |
1 |
1 |
1 0 |
0 |
0 |
1 |
N |
1 1 |
1 |
0 |
1 |
N |
3. Badanie synchronicznego przerzutnika D zbudowanego z bramek NAND
Schemat przerzutnika: Schemat uproszczony:
Tabela stanów:
CK Qn-1\AB |
0 0 |
0 1 |
0 0 |
0 |
0 |
0 1 |
1 |
1 |
1 0 |
0 |
0 |
1 1 |
1 |
0 |
CK Qn-1\D |
0 |
1 |
0 0 |
0 |
1 |
0 1 |
1 |
1 |
1 0 |
0 |
1 |
1 1 |
0 |
1 |
CK \ D |
0 |
1 |
0 |
Qn-1 |
Qn-1 |
1 |
0 |
1 |
Wnioski:
Przerzutnik asynchroniczny RS (pkt 1.)
Taki przerzutnik ustawia wyjście Q w stan wysoki gdy A jest w stanie
wysokim i Q w stan niski gdy S jest w stanie wysokim. Zapamiętanie sygnału poprzedniego
następuje po podaniu na oba wejścia stanów wysokich.
Przerzutnik Synchroniczny RS (pkt 2.)
Nie zmienia on stanu swoich wyjść od razu po zmianie sygnałów sterujących A i B. Jeśli na wejściu zegarowym jest stan nieaktywny to przerzutnik nie reaguje na zmiany sygnałów na pozostałych wejściach. Jeśli natomiast na wejściu zegarowym jest stan aktywny przerzutnik zmienia się zgodnie z tablicą . Zabroniony jest stan gdy na wszystkich wejściach jest stan wysoki. Przerzutnik skonstruowany w ten sposób wyzwala wejścia A i B niskimi stanami logicznymi.
Przerzutnik typu D (pkt 3.)
Przepisuje stan wejścia informacyjnego D na wyjście Q, gdy wejście CK ma wartość logiczna „1” . Przepisanie informacji następuje tylko przy odpowiednim stanie wejścia zegarowego. Najczęściej stosowana jest synchronizacja zboczem zegara, czyli przejściem z jednego stanu logicznego do drugiego. Zbocze może być narastające (przejście z 0 na 1) lub opadające(przejście z 1 na 0).
AGH - KAP Rok akademicki: 2012/2013, sem. zimowy Elementy Automatyki Przemysłowej