22

Radioelektronik Audio-HiFi-Video 12/2001

W artykule wyjaœniono,

jak powstaje to zjawisko

i podano sposoby 

zapobiegania.

Z

jawisko zatrzaskiwania siê struktur

pó³przewodnikowych uk³adów

CMOS (CMOS latch-up) nie jest

problemem w wiêkszoœci projekto-

wanych urz¹dzeñ, ale in¿ynier projektuj¹cy

takie uk³ady powinien byæ œwiadomy istnie-

nia potencjalnej mo¿liwoœci pojawienia siê

takiego zjawiska oraz powinien wiedzieæ,

co jest jego przyczyn¹, a tak¿e, w jaki spo-

sób mo¿na temu niekorzystnemu zjawisku

zapobiegaæ.

Na rys. 1 przedstawiono przekrój struktury

pó³przewodnikowej uk³adu typowego inwer-

tera wykonanego technologi¹ CMOS. Z fi-

zyczn¹ realizacj¹ takiej struktury pó³przewo-

dnikowej wi¹¿e siê nieuchronnie pojawienie

siê tzw. paso¿ytniczych tranzystorów bipolar-

nych (parasitic bipolar devices). Obwód utwo-

rzony przez takie paso¿ytnicze tranzystory

jest równowa¿ny schematowi zastêpczemu

typowego triaka, czyli przyrz¹du pó³przewo-

dnikowego, który po doprowarzeniu impulsu

pr¹dowego do jego bramki zaczyna w spo-

sób ci¹g³y przewodziæ pr¹d. Przerwanie prze-

p³ywu takiego pr¹du mo¿e zostaæ wywo³ane

jedynie przez ca³kowite wy³¹czenie danego

urz¹dzenia, tzn. przez zanik napiêcia zasila-

j¹cego doprowadzanego do jego wyprowa-

dzenia. Schemat obwodu elektrycznego

utworzonego przez tranzystory paso¿ytni-

cze przedstawiono na rys. 2.

Mechanizm powstawania 

zjawiska

W sytuacji pojawienia siê zjawiska zatrza-

œniêcia siê struktury CMOS, oba tranzysto-

ry T1 i T2 pozostaj¹ w stanie przewodzenia,

przy czym ka¿dy z nich dostarcza do swe-

go partnera pr¹d bazy o wartoœci umo¿liwia-

j¹cej jego pozostanie w stanie przewodze-

nia przez dowolnie d³ugi okres czasu. Zatem

struktura CMOS znajduje siê w stanie za-

trzaœniêcia i ze stanu tego mo¿e zostaæ wy-

prowadzona dopiero wskutek od³¹czenia

napiêcia zasilaj¹cego. W przeciwieñstwie do

konwencjonalnych struktur triaków, gdzie

w³¹czenie urz¹dzenia nastêpuje w wyniku

doprowadzenia odpowiednio wysokiego na-

piêcia do wyprowadzenia bazy tranzystora

n-p-n, powsta³a w uk³adzie CMOS struktu-

ra paso¿ytnicza zostaje w³¹czona wskutek

pojawienia siê odpowiedniego poziomu na-

piêcia na wyprowadzeniu emitera dowol-

nego z tranzystorów. Nale¿y zauwa¿yæ po-

nadto, ¿e emitery obu tranzystorów paso¿yt-

niczych s¹ po³¹czone  z tym samym punk-

tem, to jest z wyjœciem inwertera zaimple-

mentowanego w strukturze CMOS. Aby

struktura CMOS mog³a ulec zatrzaœniêciu,

napiêcie wyjœciowe musi byæ wiêksze ni¿

U

DD

+ 0,5 V lub mniejsze ni¿ _0,5 V oraz

przep³ywaj¹cy pr¹d musi mieæ równie¿ pew-

n¹ minimaln¹ wartoœæ progow¹.

W œwietle powy¿szej analizy wszystkie uk³a-

dy CMOS s¹ w pewnym stopniu wra¿liwe na

pojawienie siê zjawiska zatrzaskiwania oraz

w³aœciwoœæ ta jest nieunikniona ze wzglêdu na

istnienie paso¿ytniczej struktury p-n-p-n, która

jest immanentn¹ czêœci¹ ka¿dego uk³adu

CMOS. Zjawisko zatrzaskiwania siê struktur

CMOS powstaje w sytuacji, gdy poziom na-

piêcia wejœciowego przekroczy poziom na-

piêcia zasilania uk³adu i powstanie w ten

sposób obszar o niskiej impedancji ³¹cz¹cy

wyprowadzenia U

DD

i U

SS

. Na rys. 3 za-

mieszczono ilustracjê przypadku, w którym

podczas wy³¹czenia sygna³u doprowadzane-

go  do wejœæ uk³adu CMOS, wskutek zbyt

du¿ej indukcyjnoœci linii doprowadzaj¹cej

sygna³, powstaje impuls napiêciowy o ujem-

nej wartoœci napiêcia. Je¿eli w wyniku poja-

wienia siê takiego impulsu napiêciowego,

napiêcie na wejœciu uk³adu CMOS spadnie

poni¿ej wartoœci progowej, wówczas doj-

dzie nieuchronnie do zjawiska zatrzaœniêcia

siê struktury pó³przewodnikowej.

Œrodki zaradcze

W przypadku wyst¹pienia zjawiska zatrza-

œniêcia siê struktury CMOS, je¿eli przep³y-

waj¹cy w jego wyniku pr¹d nie zostanie

w jakiœ sposób ograniczony, urz¹dzenie

CMOS zostanie w sposób nieodwracalny

zniszczone. Z tego powodu projektant urz¹-

dzeñ wykorzystuj¹cych uk³ady CMOS powi-

nien zjawisku temu zapobiegaæ.

Sposoby przeciwdzia³ania zatrzaskiwaniu

siê uk³adów CMOS s¹ nastêpuj¹ce:

1. Nale¿y upewniæ siê, ¿e wartoœci napiêæ

wejœciowych i wyjœciowych s¹ ograniczone

i nie przekraczaj¹ dopuszczalnych wartoœci

maksymalnych:

q

napiêcie wejœciowe _ 0,3 V<U

we

<U

DD

+ 0,3 V, jako potencja³ odniesienia przyj-

mowane jest wyprowadzenie U

SS

q

napiêcie wyjœciowe _0,3 V<U

we

<U

DD

+

ZJAWISKO ZATRZASKIWANIA SIÊ

UK£ADÓW CMOS

r

PORADNIK

ELEKTRONIKA

Rys. 1. Przekrój poprzez strukturê pó³przewodnikow¹ inwertera CMOS

Pod³o¿e typu n

Kana³ typu p

Kana³ typu  n

Wejœcie

inwertera

Wyjœcie 

inwertera

Wyjœcie

Wyjœcie

kana³u p                          kana³u n

Wyjœcie  kana³u p

Wyjœcie  kana³u n

Rezystancja studni potencja³u p

Rezystancja pod³o¿a typu n

Studnia  potencja³u

(typ p)

U

DD

U

SS

U

SS

U

DD

U

DD

U

SS

Izoluj¹ca warstwa tlenku

Izoluj¹ca warstwa tlenku

n+                           p+               p+                                n+               n+        p+

Rys. 2. Schemat zastêpczy uk³adu paso¿ytniczych tranzystorów bipolarnych w strukturze CMOS

p+

p+

n_

n_

n+ n+

p_

p_

T1

T2

23

0,3 V, jako potencja³ odniesienia przyjmowa-

ne jest wyprowadzenie U

SS

q

pr¹d wejœciowy I

we

<10 mA

q

pr¹d wyjœciowy I

wy

<10 mA (w sytuacji

pojawienia siê przejœciowych impulsów na-

piêciowych przekraczaj¹cych dopuszczalne

wartoœci).

2. Je¿eli przewidywane jest pojawienie siê

na wyjœciu uk³adu impulsów napiêciowych

o dostatecznie du¿ej energii, aby mog³y

wywo³aæ zjawisko zatrzaœniêcia siê struktu-

ry CMOS, nale¿y zastosowaæ zewnêtrzne

diody zabezpieczaj¹ce, które ogranicz¹ do-

puszczalny zakres napiêcia wyjœciowego. Al-

ternatywne rozwi¹zanie polega na zastoso-

waniu zewnêtrznego rezystora, który ogra-

niczy wartoœæ pr¹du wyjœciowego poni¿ej

dopuszczalnej wartoœci.

3. Analogiczne rozwi¹zanie nale¿y zastoso-

waæ w przypadku mo¿liwoœci pojawienia

siê impulsów napiêciowych na wejœciu uk³a-

du CMOS, tzn. nale¿y zastosowaæ albo dio-

dy ograniczaj¹ce zakres napiêcia wejœcio-

wego, albo te¿ rezystory ograniczaj¹ce pr¹d

wejœciowy poni¿ej wartoœci 10 mA. Sposób

przy³¹czenia takich rezystorów do wejœcia

uk³adu CMOS przedstawiono na rys. 4.

4. Ponadto linie zasilaj¹ce uk³ady CMOS nie

powinny zawieraæ sygna³u szumu o zbyt

wysokim poziomie (zw³aszcza niebezpiecz-

ne s¹ chwilowe spadki napiêcia, które mo-

¿e w ten sposób przekroczyæ dopuszczalny

zakres).

5. Nale¿y ograniczyæ maksymaln¹ wartoœæ

pr¹du zasilaj¹cego uk³ady CMOS, tak aby

w razie pojawienia siê zjawiska zatrzaœniê-

cia siê uk³adu nie dosz³o do jego uszko-

dzenia, wskutek wydzielaj¹cej siê zbyt wiel-

kiej iloœci energii cieplnej.

Nale¿y równie¿ zapamiêtaæ, ¿e na wyst¹pie-

nie zjawiska zatrzaskiwania siê struktur

CMOS s¹ nara¿one szczególnie urz¹dzenia

elektroniczne pracuj¹ce w warunkach prze-

mys³owych, a zw³aszcza sterowniki silni-

ków elektrycznych (wysoki poziom zak³óceñ

w liniach napiêæ zasilaj¹cych) oraz urz¹-

dzenia, w których sygna³y przesy³ane s¹

poprzez d³ugie linie transmisyjne (du¿a in-

dukcyjnoœæ paso¿ytnicza takich linii powo-

duje pojawienie siê stanów nieustalonych

podczas prze³¹czania poziomów napiêæ,

w czasie trwania których napiêcie wejœcio-

we mo¿e przekroczyæ dopuszczalny 

poziom).

n

Miros³aw Gajer

Artyku³ opracowano na podstawie: LonWorks - Techno-
logy Device Data, materia³y firmy Motorola, DL 159/D,
REV 3, Motorola Inc. 1997

Rys. 3. Przebieg napiêcia na

wejœciu inwertera CMOS

podczas stanów nieustalo-

nych, powsta³ych 

w wyniku prze³¹czania 

poziomów napiêæ i wywo³a-

nych du¿¹ wartoœci¹ 

impedancji linii 

doprowadzaj¹cej sygna³

Rys. 4. Sposób przy³¹czenia rezystorów 

ograniczaj¹cych do wejœcia uk³adu CMOS

(HSCMOS _ High Speed CMOS _ uk³ady CMOS

o du¿ej szybkoœci prze³¹czania)

U

CC

Sterownik

Odbiornik