ĆWICZENIE nr 1 

 

PODSTAWOWE FUNKCJE 

LOGICZNE 

Politechnika Cz

ę

stochowska

 

- 2 - 

1.1  Cel 

ć

wiczenia: 

Celem 

ćwiczenia  jest  zapoznanie  się  z  podstawowymi  bramkami  logicznymi. 

W 

ćwiczeniu  należy  wyznaczyć  tablice  przejść  wszystkich  badanych  bramek 

logicznych. 

Druga  cz

ęść ćwiczenia polega na złożeniu z dostępnych bramek prostego układu 

logicznego i wyznaczenie dla niego tablicy przej

ść. 

1.2   Wprowadzenie teoretyczne: 

1.2.1  Poziomy logiczne. 

Wszystkie  układy  standardu  TTL  zasilane  s

ą  napięciem  o  wartości  +5V  z 

tolerancj

ą 

±

0,25 V.  Przekroczenie  podanego  zakresu  mo

że  spowodować  uszkodzenie 

układu - za du

ża wartość napięcia, lub jego błędne działanie - za niska wartość napięcia. 

Sygnały  w  technice  cyfrowej  przybieraj

ą  jedną  z  dwóch  dozwolonych  wartości 

napi

ęcia: 0 V (logiczne zero) lub +5 V (logiczna jedynka). Niewielkie odchylenia napięć 

nie  powoduj

ą  błędów.  W  praktyce  określa  się  dwa  przedziały,  w  których  mogą 

znajdowa

ć się wartości napięć odpowiadające poziomom logicznym 0 i 1. Dla układów 

scalonych serii UCY74 przedziały te s

ą następujące: 

- warto

ść logiczna 0 - napięcia z zakresu -0.5 V 

÷

 +0,8 V, 

- warto

ść logiczna 1 - napięcia z zakresu +2 V 

÷

 +5.5 V. 

Doprowadzenie  do  wej

ść  układów  napięć  innych  niż  podane  wyżej  powoduje 

bł

ędne działanie lub uszkodzenie układu. Praktycznie w układach pojawiają się napięcia 

w zakresach: 

- warto

ść logiczna 0 - napięcia z zakresu 0 V 

÷

 +0,4 V, 

- warto

ść logiczna 1 - napięcia z zakresu +2.4 V 

÷

 +5 V. 

Dzi

ęki temu uzyskuje się większą odporność układów na zakłócenia i szumy. 

 

1.2.2  Rodzaje bramek. Parametry elektryczne. 

Głównym  przeznaczeniem  bramek  logicznych  jest  realizacja  układów 

obliczaj

ących  funkcje  logiczne.  Do  podstawowych  bramek  logicznych  należą  trzy 

bramki  AND,  OR  i  NOT.  Za pomoc

ą tych trzech bramek można zbudować pozostałe 

bramki  pochodne  oraz  dowolny  układ  logiczny.  Mimo  tego  produkuje  si

ę  znacznie 

wi

ęcej rodzajów bramek. Różnią się one między sobą liczbą wejść, realizowaną funkcją 

i parametrami elektrycznymi. 

Jednym z parametrów elektrycznych bramek jest obci

ążalność. Parametr ten mówi 

nam o tym ile wej

ść może być wysterowanych przez jedno wyjście. Liczba ta wynika z 

obci

ążalności prądowej wyjścia i prądów wejściowych. Typowa obciążalność jest równa 

10. 

Innym  parametrem  bramek  jest  czas  propagacji  bramki  okre

ślający  szybkość 

działania  bramki.  Typowy  czas  opó

źnienia  zbocza  opadającego  (przejście  z  1  na  0) 

wynosi  7  ns,  za

ś zbocza narastającego (przejście z 0 na 1) - 11 ns. Wpływ szybkości 

narastania  i  opadania  zboczy  sygnału  steruj

ącego  na  pracę  bramki występuje dlatego, 

że przez pewien czas napięcie na wejściu ma nieokreślony poziom pośredni między 0 i 
1.  W  tym  czasie  na  wyj

ściu  pojawi  się  również  poziom  nieokreślony,  a  nawet  mogą 

Politechnika Cz

ę

stochowska

 

- 3 - 

wyst

ąpić  oscylacje.  Dlatego  też  zaleca  się,  aby  czasy  narastania  i  opadania  sygnałów 

steruj

ących wejścia trwały krócej niż 1

µ

s. 

Zasady ł

ączenia wejść i wyjść: 

• 

wej

ścia układów można łączyć bezpośrednio z wyjściami innych, przy czym 

do jednego wyj

ścia można przyłączyć nie więcej jak 10 wejść, 

• 

wej

ścia układów można zwierać do masy i do +5V, 

• 

wej

ścia układów można łączyć ze sobą, 

• 

nie wolno ł

ączyć wyjść układów z +5V i masą, 

• 

nie  wolno  ł

ączyć wyjść układów ze sobą, chyba, że wyjścia są typu otwarty 

kolektor lub trójstanowe. 

• 

wolne  wej

ścia należy łączyć z masą lub +5V, tak aby nie zakłóciło to pracy 

układu  (nie wolno  pozostawia

ć ich „w powietrzu” ze względu na wrażliwość 

na zakłócenia). 

 

1.2.3  Opisy poszczególnych bramek logicznych. 

Inwerter  -  bramka  ta  odwraca sygnał podany na jej wej

ście. Symbol inwertera i 

tablic

ę przejść pokazano poniżej. Jak można zauważyć, poziomy napięć na wyjściu i na 

wej

ściu są zawsze odwrotne. 

 

    A

  Q

 

A 

Q 

1 

0 

0 

1 

 
AND - jest to bramka, w której na jej wyj

ściu pojawia się logiczna 1 tylko wtedy, 

gdy  na  wszystkich  jej  wej

ściach  występują  poziomy  logiczne  1.  Bramki  wejściowe 

AND  mog

ą  mieć  dwa,  trzy  lub  więcej  wejść,  zależnie  od  tego  ile  zmiennych 

wej

ściowych  ma  być  ze  sobą  skojarzonych  przez  tzw.  iloczyn  logiczny.  Poniżej 

przedstawiono  symbole  i  tabele  przej

ść  dla  dwuwejściowej  i  trójwejściowej  bramki 

AND. 

 

A

Q

B

 

A 

B 

Q 

1 

1 

1 

1 

0 

0 

0 

1 

0 

0 

0 

0 

 

Q

A

C

B

 

Politechnika Cz

ę

stochowska

 

- 4 - 

A 

B 

C 

Q 

1 

1 

1 

1 

1 

1 

0 

0 

1 

0 

1 

0 

1 

0 

0 

0 

0 

1 

1 

0 

0 

1 

0 

0 

0 

0 

1 

0 

0 

0 

0 

0 

 
NAND - bramka o funkcji odwrotnej ni

ż bramka AND. Bramkę tą można uważać 

za  szeregowe  poł

ączenie  bramki  AND  i  Inwertera.  Logiczna  jedynka  pojawia  się  na 

wyj

ściu  zawsze  wtedy,  gdy  na  którymkolwiek  z  wejść  występuje  logiczne  zero. 

Natomiast  logiczne  zero  pojawi  si

ę  na  wyjściu  tylko  wtedy,  gdy  na  wszystkich 

wej

ściach panuje logiczna jedynka. Poniżej przedstawiono symbole i tabele przejść dla 

dwuwej

ściowej i trójwejściowej bramki NAND. 

 

A

Q

B

 

A 

B 

Q 

1 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

 

A 

B 

C 

Q 

1 

1 

1 

0 

1 

1 

0 

1 

1 

0 

1 

1 

1 

0 

0 

1 

0 

1 

1 

1 

0 

1 

0 

1 

0 

0 

1 

1 

0 

0 

0 

1 

 

Q

A

C

B

 

OR  -  jest  to  bramka  sumy  logicznej.  Na  jej  wyj

ściu jedynka pojawia się wtedy, 

gdy przynajmniej  na  jednym  z  wej

ść  występuje  logiczna  jedynka.  Zero  na  wyjściu 

pojawi  si

ę  tylko  w  przypadku,  gdy  na  wszystkich  wejściach  występuje  zero.  Symbol 

bramki i tablic

ę przejść pokazano poniżej. 

 

A 

B 

Q 

1 

1 

1 

1 

0 

1 

0 

1 

1 

0 

0 

0 

Politechnika Cz

ę

stochowska

 

- 5 - 

A

Q

B

 

 
NOR - stanowi ona poł

ączenie bramki NOT z bramką OR. Na wyjściu tej bramki 

logiczna  jedynka  pojawi  si

ę  tylko  wówczas,  gdy  na  wszystkich  wejściach  będą 

wyst

ępować logiczne zera. W każdym innym przypadku na wyjściu tej bramki będzie 

wyst

ępować logiczne zero. Symbol bramki i tablicę przejść pokazano poniżej. 

 

A

Q

B

 

A 

B 

Q 

1 

1 

0 

1 

0 

0 

0 

1 

0 

0 

0 

1 

 
EX-OR  -  Exclusive-OR.  Bramka  ta  wykazuje  nierówno

ść  stanów  logicznych 

podanych na jej wej

ścia. Gdy na wejściach tej bramki panują różne stany logiczne (0 i 1, 

1 i 0) to na jej wyj

ściu występuje logiczna jedynka. 

 

A

Q

B

 

A 

B 

Q 

1 

1 

0 

1 

0 

1 

0 

1 

1 

0 

0 

0 

 
EX-NOR  -  Exclusive-NOR.  Bramka  ta  wykazuje  równo

ść  stanów  logicznych 

podanych na jej wej

ścia. Gdy na wejściach tej bramki panują jednakowe stany logiczne 

(0 i 0, 1 i 1) to na jej wyj

ściu występuje logiczna jedynka. 

 

A

Q

B

 

A 

B 

Q 

1 

1 

1 

1 

0 

0 

0 

1 

0 

0 

0 

1 

 

Politechnika Cz

ę

stochowska

 

- 6 - 

1.3  Podstawowe prawa algebry Boole'a 

Spo

śród  wielu  praw  algebry  Boole'a  podstawowe  znaczenie  w  zastosowaniu  do 

teorii układów cyfrowych maj

ą następujące cztery prawa: 

- przemienno

ści 

- ł

ączności 

- rozdzielczo

ści 

- De Morgana 
Prawa te i odpowiadaj

ące im wyrażenia zestawiono w poniższej tablicy. 

 

iloczyn logiczny 

suma logiczna 

prawo przemienno

ści 

A*B = B*A 

A+B = B+A 

prawo ł

ączności 

A*(B*C) = (A*B)*C  

A+(B+C) = (A+B)+C 

prawo rozdzielczo

ści 

A*(B+C) = A*B+A*C 

A+B*C = (A+B)*(A+C) 

prawo De Morgana 

K

K

+

+

=

B

A

B

A

*

*

 

K

K

*

* B

A

B

A

=

+

+

 

To

ż

samo

ś

ci podstawowe 

A*0 = 0 
A*1 = A 
A*A = A 

0

*

=

A

A

 

A+1 = 1 
A+0 = A 
A+A = A 

1

=

+

A

A

 

To

ż

samo

ś

ci dodatkowe 

A*(A+B) = A 

B

A

B

A

A

+

=

+

*

 

B

B

A

B

A

=

+

+

)

(

*

)

(

 

A+A*B = A 

B

A

B

A

A

*

)

(

*

=

+

 

B

B

A

B

A

=

+

*

*

 

 
Prawo  przemienno

ś

ci  i  prawo  ł

ą

czno

ś

ci,  a  tak

ż

e  prawo  rozdzielczo

ś

ci  mno

ż

enia 

wzgl

ę

dem  dodawania  s

ą

  takie  same  jak  w  zwykłej  algebrze.  Natomiast  prawo 

rozdzielczo

ś

ci  dodawania  wzgl

ę

dem  mno

ż

enia  i  prawo  De  Morgana  s

ą

  specyficznymi 

prawami dwuelementowej algebry Boole'a. 

Porównuj

ą

c  wzory  z  pierwszej  i  drugiej  kolumny  powy

ż

szej  tablicy  mo

ż

na 

zauwa

ż

y

ć

  charakterystyczn

ą

  dwoisto

ść

  polegaj

ą

c

ą

  na  tym, 

ż

e  ka

ż

demu  prawu 

odnosz

ą

cemu si

ę

 do działania dodawania odpowiada analogiczne prawo odnosz

ą

ce si

ę

 

do  działania  mno

ż

enia.  Z  powy

ż

szych  zale

ż

no

ś

ci  korzysta  si

ę

  przy  przekształcaniu 

wyra

ż

e

ń

  opisuj

ą

cych  zło

ż

one  funkcje  o  wielu  zmiennych  w  celu  otrzymania  ich 

mo

ż

liwie  najprostszej  postaci  ko

ń

cowej,  a  co  za  tym  idzie,  prostszej  realizacji 

układowej. Proces ten jest okre

ś

lany jako 

minimalizacja

 funkcji logicznej. 

1.4  Proces minimalizacji funkcji logicznej 

Minimalizacja  funkcji  logicznej  polega  na  takim  przekształceniu  postaci 

kanonicznej  funkcji  logicznej,  zgodnie  z  zasadami  algebry  Boole'a,  aby  uzyska

ć

 

mo

ż

liwie najprostszy jej zapis. Im bardziej zło

ż

ona jest funkcja logiczna, tym bardziej 

rozbudowany  jest  system  cyfrowy  potrzebny  do  realizacji  tej  funkcji.  Zatem  ka

ż

de 

uproszczenie  wyra

ż

enia  logicznego  umo

ż

liwia  łatwiejsz

ą

  realizacj

ę

  układow

ą

  funkcji 

przy  u

ż

yciu  mniejszej  liczby  elementarnych bramek logicznych. Metody minimalizacji 

funkcji logicznych mo

ż

na podzieli

ć

 ogólnie na 

algebraiczne i graficzne

. 

Stosowanie  metod  algebraicznych  z  wykorzystaniem  praw  i  to

ż

samo

ś

ci  algebry 

Boole'a ilustruj

ą

 nast

ę

puj

ą

ce, proste przykłady: 

1. 

B

A

C

C

B

A

C

B

A

C

B

A

F

=

+

=

+

=

)

(

 

Politechnika Cz

ę

stochowska

 

- 7 - 

2. 

C

A

AB

B

C

A

C

AB

C

A

C

B

A

C

AB

AB

C

A

A

A

C

B

AB

C

A

C

B

AB

F

+

=

+

+

+

=

=

+

+

+

=

+

+

+

=

+

+

=

)

1

(

)

1

(

)

(

 

Pierwszy  przykład  jest  bardzo  prosty.  Natomiast  w  drugim  przypadku 

dostrze

ż

enie, 

ż

e 

C

A

AB

C

A

C

B

AB

+

=

+

+

nie  jest  takie  łatwe.  W  przypadku 

zło

ż

onych  funkcji  wielu  zmiennych  metoda  kolejnych  przekształce

ń

  algebraicznych 

wyra

ż

e

ń

  logicznych  przy  bezpo

ś

rednim  wykorzystaniu  praw  algebry  Boole'a  staje  si

ę

 

bardzo uci

ąż

liwa i nie zawsze w praktyce prowadzi do osi

ą

gni

ę

cia zamierzonego celu. 

Prostota  ko

ń

cowej  postaci  otrzymanych  funkcji  zale

ż

y  w  du

ż

ej  mierze  od  intuicji  i 

umiej

ę

tno

ś

ci projektanta, dlatego te

ż

 jest stosowana rzadko i tylko dla prostych funkcji. 

Efektywniejsz

ą

  metod

ą

  minimalizacji  jest  jedna  z  metod  graficznych  - 

metoda 

Karnaugh'a

. 

Tablica  (mapa)  Karnaugh'a  jest  uporz

ą

dkowan

ą

  w  specyficzny  sposób  postaci

ą

 

zapisu  tablicy  warto

ś

ci  funkcji  logicznej.  Korzysta  si

ę

  z  niej  w  procesie  minimalizacji 

funkcji  logicznych.  Tablica  ta  ma  struktur

ę

  prostok

ą

tn

ą

,  zło

ż

on

ą

  z  elementarnych  pól. 

Ka

ż

de pole reprezentuje iloczyn pełny w odniesieniu do zmiennych wej

ś

ciowych, czyli 

zmiennych  niezale

ż

nych  danej  funkcji.  Zatem  tablica  ta  obejmuje  wszystkie  mo

ż

liwe 

kombinacje  warto

ś

ci  argumentów.  Na  marginesach  tablicy  wpisuje  si

ę

  w  okre

ś

lonym 

porz

ą

dku  (wg  kodu  Gray'a)  warto

ś

ci  argumentów.  Przy  parzystej  liczbie  argumentów 

połowa  z  nich  umieszczona  jest  na  marginesie  poziomym,  a  druga  połowa  -  na 
marginesie pionowym. 

Przy  nieparzystej  liczbie  argumentów  wpisuje  si

ę

  na  jednym  marginesie  o  jeden 

argument  wi

ę

cej  ni

ż

  na  drugim.  Uło

ż

enie  tablicy  Karnaugh'a  polega  na  takim 

zgrupowaniu wszystkich kombinacji warto

ś

ci argumentów, aby zawsze przy przej

ś

ciu z 

danego pola do pola s

ą

siedniego zmieniała si

ę

 warto

ść

 tylko jednego argumentu. Zasada 

s

ą

siedztwa obowi

ą

zuje równie

ż

 dla pól le

żą

cych przy kraw

ę

dzi tablicy. 

Poni

ż

ej  przedstawione  s

ą

  tablice  dla funkcji dwóch, trzech i czterech zmiennych 

wej

ś

ciowych.  Warto

ś

ci  argumentów  zanegowanych  s

ą

  opisane  cyfr

ą

  0,  a 

niezanegowanych - cyfr

ą

 1. 

 
Tabela Karnaugh'a funkcji dwóch zmiennych 

B 

A 

0 

1 

0 

B

A

 

B

A

 

1 

B

A

 

AB

 

Tabela Karnaugh'a funkcji trzech zmiennych 

C 

AB 

0 

1 

00 

C

B

A

 

C

B

A

 

01 

C

B

A

 

BC

A

 

11 

C

AB

 

ABC

 

10 

C

B

A

 

C

B

A

 

Politechnika Cz

ę

stochowska

 

- 8 - 

Tabela Karnaugh'a funkcji czterech zmiennych 

CD 
AB 

00 

01 

11 

10 

00 

D

C

B

A

 

D

C

B

A

 

CD

B

A

 

D

C

B

A

 

01 

D

C

B

A

 

D

C

B

A

 

BCD

A

 

D

BC

A

 

11 

D

C

AB

 

D

C

AB

 

ABCD

 

D

ABC

 

10 

D

C

B

A

 

D

C

B

A

 

CD

B

A

 

D

C

B

A

 

Nast

ę

pny  rysunek  ilustruje  prosty  przykład  stosowania  tablicy  Karnaugh'a  do 

minimalizacji funkcji opisanej wyra

ż

eniem: 

BCD

A

D

C

B

A

D

C

B

A

D

C

B

A

CD

B

A

D

C

B

A

F

+

+

+

+

+

=

 

 Funkcj

ę

  logiczn

ą

  b

ę

d

ą

c

ą

  sum

ą

  iloczynów  jej  argumentów  (z  negacj

ą

  lub  bez) 

oznacza  si

ę

  przypisuj

ą

c  cyfr

ę

  1  ka

ż

demu  polu,  w  którym  wyst

ę

puje  składnik 

analizowanej funkcji. Pola nieopisane pozostawia si

ę

 puste lub oznacza cyfr

ą

 0. 

Przykład zastosowania tablicy Karnaugh'a do funkcji czterech zmiennych 

CD 
AB 

00 

01 

11 

10 

00 

 

1 

1 

 

01 

 

1 

1 

 

11 

 

 

 

 

10 

1 

 

 

1 

 
Minimalizacja  funkcji  logicznej  polega  na  ł

ą

czeniu  s

ą

siednich  pól  oznaczonych 

cyfr

ą

 1 w odpowiednie grupy zło

ż

one z dwóch, czterech, o

ś

miu itd. pól, które wyró

ż

nia 

si

ę

 obwiedni

ą

. Nale

ż

y przy tym pami

ę

ta

ć

, 

ż

e pola na brzegach tablicy równie

ż

 s

ą

siaduj

ą

 

ze  sob

ą

.  Istnienie  s

ą

siaduj

ą

cych  pól  oznaczonych  1  wskazuje  mo

ż

liwo

ść

 

wyeliminowania  niektórych  zmiennych.  Na  przykład  zmienna  C  mo

ż

e  zosta

ć

 

wyeliminowana w grupie: 

D

B

A

C

C

D

B

A

D

C

B

A

D

C

B

A

=

+

=

+

)

(

 

Post

ę

puj

ą

c w podobny sposób ze składnikami grupy czteropolowej 

D

A

BCD

A

D

C

B

A

CD

B

A

D

C

B

A

=

+

+

+

 

podane wyra

ż

enie funkcyjne mo

ż

na ostatecznie sprowadzi

ć

 do prostej postaci: 

D

A

D

B

A

F

+

=

 

W  niektórych  przypadkach  proces  minimalizacji  funkcji  przebiega  łatwiej,  gdy 

grupuje 

si

ę

 

zera, 

czyli 

okre

ś

la 

funkcj

ę

 

b

ę

d

ą

c

ą

 

dopełnieniem 

wyra

ż

enia 

reprezentowanego  przez  jedynki.  Gdy  liczba  zmiennych  przewy

ż

sza  pi

ęć

,  metoda 

Karnaugh'a  staje  si

ę

  uci

ąż

liwa  i  wówczas  niekiedy  dogodniej  stosowa

ć

  inne  metody 

minimalizacyjne,  np.  Quine'a-Mc  Cluskey'a,  lub  o  wiele  wydajniejsze  metody 
numeryczne poszukiwania rozwi

ą

za

ń

 minimalnych za pomoc

ą

 komputera. 

1.5  Pytania sprawdzaj

ą

ce: 

1)  Poda

ć

  warto

ś

ci  poziomów  logicznych  stosowanych  w  technice  cyfrowej. 

Poda

ć

 przedziały w jakich zawieraj

ą

 si

ę

 poziomy logiczne 1 i 0. 

2)  Wyja

ś

ni

ć

 poj

ę

cie obci

ąż

alno

ś

ci wyj

ś

cia bramki. 

3)  Poda

ć

 podstawowe zasady ł

ą

czenia wej

ść

 i wyj

ść

 bramek. 

4)  Wymieni

ć

 poznane bramki i poda

ć

 ich tablice przej

ść

. 

Politechnika Cz

ę

stochowska

 

- 9 - 

5)  Poda

ć

  podstawowe  prawa  logiki  stosowane  przy  projektowaniu  układów 

kombinacyjnych. 

6)  Poda

ć

 wzory De Morgan'a. 

7)  Czym jest proces minimalizacji funkcji logicznej? Poda

ć

 cel i sposoby. 

8)  Do czego słu

żą

 siatki Karnaugh'a? Omówi

ć

 sposób ich wykorzystywania przy 

minimalizacji 

funkcji 

na 

konkretnym 

przykładzie 

podanym 

przez 

prowadz

ą

cego. 

1.6  Przebieg 

ć

wiczenia: 

Przyst

ę

puj

ą

c  do 

ć

wiczenia  nale

ż

y  nało

ż

y

ć

  odpowiedni

ą

  płyt

ę

  czołow

ą

  na  układ 

uniwersalny. Przed zał

ą

czeniem zasilania układu nale

ż

y, na przeł

ą

cznikach S3, ustawi

ć

 

numer 

ć

wiczenia - 0. Przeł

ą

czniki te powinny by

ć

 ustawione zgodnie z opisem na płycie 

czołowej  zamieszczonym  obok  nich.  Po  ustawieniu  numeru 

ć

wiczenia  mo

ż

emy 

zał

ą

czy

ć

 zasilanie układu. 

Stanowisko  do 

ć

wiczenia  wyposa

ż

one  zostało  w  kilka  wybranych  bramek 

logicznych.  Wej

ś

cia  i  wyj

ś

cia  bramek  zostały  wyprowadzone  na  listwy  krosuj

ą

ce. 

Ponadto  wszystkie  wyj

ś

cia  bramek  zostały  poł

ą

czone  z  diodami  LED  w  celu 

monitorowania  ich  stanów.  W  górnej  cz

ęś

ci  układu  dost

ę

pne  s

ą

  gniazda  oznaczone  1 

(stany wysokie) i 0 (stany niskie), z których za pomoc

ą

 przewodów zadajemy sygnały na 

wej

ś

cia bramek. Stany wyj

ść

 obserwujemy na odpowiadaj

ą

cych diodach LED (wg opisu 

na płycie czołowej). 

W  trakcie 

ć

wiczenia  nale

ż

y  zbada

ć

  wybrane  bramki  logiczne  podaj

ą

c  na  ich 

wej

ś

cia  wszystkie  mo

ż

liwe  kombinacje  stanów  logicznych,  obserwuj

ą

c  jednocze

ś

nie 

stany wyj

ść

 na diodach LED. Wyniki nale

ż

y wpisa

ć

 do podanych poni

ż

ej tabel. 

 
inwerter NOT 

A 

Q 

1 

 

0 

 

 
bramki dwuwej

ś

ciowe AND, NAND, NOR, OR, XNOR. 

A 

B 

Q 

0 

0 

 

0 

1 

 

1 

0 

 

1 

1 

 

 

Politechnika Cz

ę

stochowska

 

- 10 - 

bramka trójwej

ś

ciowa NAND 

A 

B 

C 

Q 

0 

0 

0 

 

0 

0 

1 

 

0 

1 

0 

 

0 

1 

1 

 

1 

0 

0 

 

1 

0 

1 

 

1 

1 

0 

 

1 

1 

1 

 

 
Druga  cz

ęść

 

ć

wiczenia  polega  na  zło

ż

eniu,  z  dost

ę

pnych  w 

ć

wiczeniu  bramek, 

układu  kombinacyjnego  realizuj

ą

cego  funkcj

ę

  logiczn

ą

  podan

ą

  przez  prowadz

ą

cego. 

W czasie wykonywania 

ć

wiczenia nale

ż

y, podaj

ą

c na wej

ś

cia układu wszystkie mo

ż

liwe 

kombinacje stanów logicznych, zbada

ć

 odpowiadaj

ą

ce im stany wyj

ść

 wpisuj

ą

c wyniki 

do tabeli. 

W  trakcie  wykonywania 

ć

wiczenia  nale

ż

y  wykona

ć

  trzy  układy  kombinacyjne, 

które  b

ę

d

ą

  realizowały  funkcje  logiczne  podane  przez  prowadz

ą

cego.  W  czasie 

wykonywania 

ć

wiczenia nale

ż

y zbada

ć

 stany wszystkich wej

ść

 - wyj

ść

 wpisuj

ą

c wyniki 

do tabeli. Tabela ta b

ę

dzie słu

ż

y

ć

 do porównania funkcji logicznych podanej w postaci 

nie  zminimalizowanej  z  postaci

ą

  zminimalizowan

ą

  wyprowadzon

ą

  przez 

ć

wicz

ą

cego 

podczas opracowywania sprawozdania. 

1.7  Opracowanie 

ć

wiczenia: 

1)  Porówna

ć

  otrzymane  tablice  przej

ść

  poszczególnych  bramek  z  podanymi  w  cz

ęś

ci 

teoretycznej. 

2)  Wyznaczy

ć

  tablic

ę

  przej

ść

  układu  wykonanego  w  drugiej  cz

ęś

ci 

ć

wiczenia  i 

porówna

ć

 z tablic

ą

 otrzyman

ą

 eksperymentalnie. 

3)  Zaproponowa

ć

  układ  realizuj

ą

cy  funkcj

ę

  NAND,  NOR,  EXOR  zło

ż

ony  z  bramek 

podstawowych AND, OR i NOT. 

4)  Na  podstawie  wyników  przeprowadzi

ć

  minimalizacj

ę

  funkcji  podanych  podczas 

zaj

ęć

. Porówna

ć

 tabel

ę

 stanów tych funkcji. Poda

ć

 wnioski. 

5)  Okre

ś

li

ć

  przydatno

ść

  podanych  metod  minimalizacji  funkcji  logicznej  w 

opracowywaniu podanych funkcji. 

 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

ĆWICZENIE nr 2 

 

PRZERZUTNIKI 

Politechnika Cz

ę

stochowska

 

- 2 - 

1.1   Cel 

ć

wiczenia: 

Celem 

ćwiczenia  jest  zapoznanie  się  z  drugą  podstawową  rodziną  elementów 

techniki  cyfrowej  –  przerzutnikami,  poznanie  ich  rodzajów,  budowy,  działania  oraz 
zastosowania. 

1.2  Wprowadzenie teoretyczne: 

1.2.1  Wst

ę

p. 

W  odró

żnieniu od bramek logicznych przerzutniki są elementami, które cechuje 

pami

ęć. Doprowadzenie do przerzutnika nawet bardzo krótkiego impulsu sygnałowego 

powoduje  zmian

ę stanu przerzutnika i tym samym zapamiętanie impulsu. Przerzutnik 

mo

że zapamiętać jeden stan jednego sygnału (zarejestrować jedno zdarzenie). Inaczej 

mówi

ąc przerzutnik może zapamiętać jeden bit informacji. 

Opis  działania  przerzutnika  podaje  si

ę  najczęściej  -  ze  względu  na  krótki  i 

przejrzysty  zapis  -  w postaci  tablic.  W  tablicy  takiej  wyszczególnione  s

ą  wszystkie 

wej

ścia  i  wyjścia  przerzutnika  oraz  wszystkie  kombinacje  stanów  wejść  z 

odpowiadaj

ącymi im stanami wyjść. 

Wi

ększość  przerzutników  (za  wyjątkiem  przerzutnika  prostego  RS)  posiada 

wej

ście zegarowe (taktujące). Rodzaj sterowania tym wejściem (zależy od konstrukcji 

przerzutnika) jest oznaczony na symbolu przerzutnika. Przerzutniki mog

ą być sterowane 

poziomem  lub  zboczem.  Wej

ście  bez  oznaczeń  wskazuje  na  przerzutnik  sterowany 

poziomem  wysokim  „1”,  natomiast  przerzutnik  sterowany  poziomem  niskim  „0”  ma 
wej

ście  zegarowe  poprzedzone  kółeczkiem  (symbolem  negacji).  Wejścia  zegarowe 

przerzutników  sterowanych  zboczem  oznacza  si

ę  małym  trójkącikiem  -  sterowane 

zboczem narastaj

ącym, lub trójkącikiem z symbolem negacji (kółeczkiem) - sterowane 

zboczem opadaj

ącym. 

 

1

0

1

0

 

 

1.2.2  Budowa przerzutników. 

Przerzutnik  prosty  RS.  Przerzutnik  taki  posiada  dwa  wej

ścia:  S  (Set)  - 

ustawiaj

ące  i  R  (Reset)  -  kasujące  oraz  dwa  wyjścia  komplementarne  Q  i  Q .  Po 

podaniu aktywnego sygnału wej

ściowego na wejście S ustawiamy na wyjściu Q poziom 

wysoki  (ustawianie  przerzutnika).  Po  podaniu  sygnału  na  wej

ście  R  ustawiamy  na 

wyj

ściu Q poziom niski (kasowanie przerzutnika). Na wyjściu  Q  panuje zawsze stan 

przeciwny do stanu na wyj

ściu Q. Przerzutnik ten można zbudować zarówno z bramek 

NOR jak i z bramek NAND. W zale

żności od rodzaju wykonania nieco różne jest jego 

działanie - jednak podstawowe zale

żności takie same. 

 
Przerzutnik RS z bramek NOR. 

Politechnika Cz

ę

stochowska

 

- 3 - 

R 

S 

Q 

0 

0 

Q

-1

 

0 

1 

1 

1 

0 

0 

1 

1 

? 

 
Podanie dwóch zer na wej

ścia przerzutnika pozostawia go w stanie początkowym, 

podanie  jedynki  na  wej

ście  S  i  zera  na  wejście  R  powoduje  ustawienie  przerzutnika, 

podanie  zera  na  wej

ście  S  i  jedynki  na  wejście  R  zeruje  przerzutnik.  Zabronioną 

kombinacj

ą (oznacza ona nie zanegowany wzajemnie stan wyjść) dla przerzutnika RS 

zbudowanego z bramek NOR jest podanie dwóch jedynek na wej

ścia. 

 
Przerzutnik RS z bramek NAND.  

R

 

S  

Q 

0 

0 

? 

0 

1 

0 

1 

0 

1 

1 

1 

Q

-1

 

 
Ustawienie  przerzutnika  zbudowanego  z  bramek  NAND  nast

ępuje  po  podaniu 

zera  na  wej

ście  S   i  jedynki  na  wejście  R .  Skasowanie  natomiast  przez  odwrotne 

podanie  sygnałów.  Podanie  dwóch  jedynek  pozostawia  przerzutnik  w  stanie 
pocz

ątkowym. Kombinacją zabronioną dla tego przerzutnika jest podanie dwóch zer na 

wej

ścia. 

 
Przerzutnik  RS  z  wej

ściem  taktującym.  W  odróżnieniu  od  zwykłego 

przerzutnika RS, przerzutnik z wej

ściem taktującym ma trzy wejścia sterujące: R, S oraz 

C (Clock) - wej

ście taktujące (zegarowe). Przez doprowadzanie sygnałów do wejść R i 

S  mo

żna  dowolnie  ustawiać  stany  wyjść,  ale  tylko  w  tych  momentach czasowych, w 

których  na  wej

ściu  C  panuje  stan  wysoki.  Dzięki  takiemu  rozwiązaniu  w  większych 

systemach  cyfrowych  mo

żliwe  jest  wcześniejsze  przygotowanie  odpowiednich 

sygnałów  steruj

ących  na  wejściach  poszczególnych  stopni  układu,  a  ustawienie 

sygnałów na wyj

ściach następuje po pojawieniu się sygnału taktującego - równocześnie 

na wszystkich przerzutnikach. Wej

ścia R i S nazywa się wejściami przygotowującymi. 

Wyst

ępuje  tutaj  również  zabroniona  kombinacja  wejść  w  postaci  dwóch  jedynek  na 

wej

ściach R i S. 

 

C 

S 

R 

S’ 

R’ 

Q 

0 

0 

0 

0 

0 

Q

-1

 

0 

0 

1 

0 

0 

Q

-1

 

0 

1 

0 

0 

0 

Q

-1

 

0 

1 

1 

0 

0 

Q

-1

 

1 

0 

0 

1 

1 

Q

-1

 

1 

0 

1 

1 

0 

0 

1 

1 

0 

0 

1 

1 

1 

1 

1 

0 

0 

? 

R

S

Q

Q

 

 

Q

Q

S

R

R

S

Q

Q

 

R

S

Q

Q

C

 

Politechnika Cz

ę

stochowska

 

- 4 - 

 
Przerzutnik  D.  Przerzutnik  D  jest  rozszerzon

ą  wersją  przerzutnika  RS. 

Wyst

ępuje  w nim  tylko  jedno  wejście  ustawiające  (D)  oraz  wejście  taktujące  (C) 

(niektóre  wersje    posiadaj

ą dodatkowe wejścia R i S). W przerzutniku RS z wejściem 

taktuj

ącym  może  wystąpić  taka  kombinacja  sygnałów  (C=R=S=1),  przy  której  stan 

wyj

ść  jest  zabroniony  lub  nieokreślony.  Zostało  to  wyeliminowane  w  standardowym 

przerzutniku  D  (posiadaj

ącym  jedynie  wejścia  D  i  C),  dzięki  zastosowaniu  inwertera 

przed jedn

ą z bramek wejściowych. Ponadto przerzutnik D może być tak wykonywany, 

że tylko zbocze narastające powoduje zmianę sygnału na wyjściu przerzutnika. Unika 
si

ę dzięki temu ewentualnych zakłóceń, związanych ze zmianą stanu wejścia D podczas 

trwania impulsu zegarowego. 

 

C 

D 

Q 

0 

0 

Q

-1

 

0 

1 

Q

-1

 

1 

0 

0 

1 

1 

1 

 
Przerzutnik  JK.  Przerzutnik  JK  jest  elementem  bardziej  uniwersalnym  ni

ż 

przerzutnik  D.  Posiada  on  dwa  wej

ścia informacyjne J i K, na których dozwolone są 

wszystkie kombinacje sygnałów. Wej

ścia te pozwalają na oddziaływanie na stan wyjść 

przerzutnika,  wej

ście J odpowiada wejściu S (Set) i służy do ustawienia przerzutnika, 

natomiast  wej

ście  K  służy  do  kasowania  przerzutnika  (równoznaczne  z  wejściem  R 

(Reset)).  Ustawianie  i  kasowanie  przerzutnika  odbywa  si

ę  w  chwili,  gdy  na  wejściu 

zegarowym pojawi si

ę opadające zbocze sygnału. 

 

J 

K 

Q 

0 

0 

Q 

0 

1 

0 

1 

0 

1 

1 

1 

Q  

 
 
Przerzutnik JK Master Slave (JK-MS). Przerzutnik JK-MS jest przerzutnikiem 

dwutaktowym.  Oznacza  to, 

że  do  ustawienia  przerzutnika  potrzebne  są  dwa  kolejne 

zbocza  impulsu  zegarowego  C  (czyli  pojedynczy  impuls  prostok

ątny). Przerzutnik ten 

składa si

ę z dwóch połączonych szeregowo przerzutników RS przełączanych zboczami. 

Pierwszy  z  nich  nazywa  si

ę Master, drugi Slave. Działa on w ten sposób, że w czasie 

pierwszego  zbocza  narastaj

ącego  są  próbkowane  stany  wejść  J  i  K,  drugie  natomiast 

zbocze  (opadaj

ące)  powoduje  zgodnie  z  tablicą  działania  zmianę  stanu  przerzutnika. 

Tabela stanów dla tego przerzutnika jest identyczna jak dla poprzedniego. 

 

Q

Q

(S)

(R)

C

D

Q

Q

C

D

 

Q

Q

C

J

K

Q

Q

C

K

J

R

S

Q

Q

C

 

Politechnika Cz

ę

stochowska

 

- 5 - 

Q

Q

J

Q

Q

C

J

K

C

Master

Slave

K

 

 
Przerzutnik  T.  Je

żeli  połączymy  wejścia  J  i  K  przerzutnika  JK-MS  razem  w 

jedno  wej

ście,  to powstanie  nam  przerzutnik  T  mający  wejście  informacyjne  T  oraz 

taktuj

ące  C.  Jeżeli  na  wejściu  T  jest  przygotowany  stan  1,  to  po  każdym  impulsie 

taktuj

ącym stan przerzutnika zmienia się na przeciwny. W takim układzie przerzutnik T 

pracuje  jako  dzielnik  cz

ęstotliwości przez 2. Przy T=0 przerzutnik nie zmienia swego 

stanu - wyst

ępuje blokada stanów wyjściowych.  

 

J

K

Q

Q

C

Q

Q

T

C

T

C

 

1.2.3  Modyfikowanie przerzutników. 

Realizacja przerzutnika D z przerzutnika JK. W łatwy sposób mo

żna otrzymać 

przerzutnik  D  z  przerzutnika  JK  poprzez  poł

ączenie  wejścia  K  przez  inwerter  z 

wej

ściem  J.  Otrzymane  jedno  wejście  odpowiadać  będzie  wejściu  D  przerzutnika  D. 

Wej

ście zegarowe pozostaje wejściem zegarowym.  

 

J

Q

Q

C

C

D

K

 

Przerzutnik  T  z  przerzutnika  D.  Otrzymanie  przerzutnika  T  z  przerzutnika  D 

sprowadza si

ę praktycznie do przyłączenia wejścia D przerzutnika D do Q i traktowania 

wej

ścia zegarowego jako wejście T. 

D

Q

Q

C

T

"1"

 

1.2.4  Zastosowania przerzutników. 

Zastosowania  przerzutników  s

ą  bardzo  szerokie.  Wykorzystuje  się  je  przede 

wszystkim  do  budowy  liczników,  rejestrów  przesuwaj

ących,  układów  sterowania 

wska

źników  alfanumerycznych  i  innych  układów  sekwencyjnych.  Z  takimi  układami 

zapoznamy  si

ę  podczas  wykonywania  kilku  następnych  ćwiczeń  laboratoryjnych. 

W podrozdziale tym przedstawiono natomiast kilka prostych i praktycznych zastosowa

ń 

przerzutników. 

Politechnika Cz

ę

stochowska

 

- 6 - 

 
Układ formowania impulsów z zestyków. 
Przeł

ączenie  przełącznika  powoduje  powstawanie  kilku,  bardzo  krótkich 

impulsów  zamiast  jednego.  Jest  to  spowodowane  drganiami  kontaktów  dociskanych 
przez  spr

ężyny. Ponieważ cyfrowe układy scalone reagują nawet na bardzo krótkie (5 

ns)  impulsy,  drgania  styków  gro

żą  zakłóceniami.  Zastosowanie  prostego  przerzutnika 

RS,  który  ustawia  si

ę  w  określonym  stanie  już  przy  pierwszym  impulsie 

doprowadzonym z przeł

ącznika, uniemożliwia powstanie zakłóceń. 

Q

Q

+5V

S

2,2k

Ω

2,2k

Ω

 

 
Układ wykrywaj

ący, który z dwóch impulsów A i B pojawił się pierwszy. 

Przy  u

życiu dwóch przerzutników można zbudować układ wykrywający, który z 

dwóch impulsów A i B pojawia si

ę pierwszy. Pojawienie się poziomu logicznego 1 na 

jednym  z wyj

ść Q1 lub Q2 wskazuje, który impuls pojawił się pierwszy. Jednocześnie 

blokowany  jest  drugi  z  układów  poprzez  podanie  na  wej

ście D przerzutnika poziomu 

logicznego 0 z wyj

ścia  Q. W przypadku jednoczesności pojawienia się impulsów A i B 

na obu wyj

ściach Q1 i Q2 ustawia się poziom 1. Klucz K służy do kasowania układu. 

 

D1

D2

C

C

Q1

Q2

Q1

Q2

R

R

+5V

A pierwszy

B pierwszy

A

B

1k

Ω

 

 
Dzielnik cz

ęstotliwości przez 2. 

W  układzie  tym  zastosowano  przerzutnik  D.  Sterowanie  wej

ścia  D  z  wyjścia 

zanegowanego  Q   powoduje, 

że  przy  każdym  zboczu  dodatnim  sygnału  zegarowego 

przerzutnik  zmienia  swój  stan  na  przeciwny.  Wynika  st

ąd,  że  częstotliwość  sygnału 

wyj

ściowego  f

wy

  jest  dwa  razy  mniejsza  ni

ż  częstotliwość  sygnału  wejściowego  f

we

. 

Ł

ącząc  kaskadowo  n  przerzutników  otrzymuje  się  stosunek  podziału  częstotliwości 

równy 2

n

. 

 

Politechnika Cz

ę

stochowska

 

- 7 - 

D

C

Q

Q

fwe

f

= 1/2 fwe

wy

 

 
Układ podwajania cz

ęstotliwości. 

Przy u

życiu tego samego przerzutnika D można zbudować układ pełniący funkcję 

odwrotn

ą do poprzedniego. Poniżej przedstawiono schemat układu, na którego wyjściu 

pojawia  si

ę  sygnał  o  częstotliwości  dwa  razy  większej  niż  częstotliwość  wejściowa. 

Układ  działa  w  ten  sposób, 

że generuje na wyjściu impuls prostokątny w odpowiedzi 

na ka

żde (narastające i opadające) zbocze sygnału wejściowego. 

 

 

D

C

Q

Q

fwe

f

= 2 X f we

wy

 

 

1.3  Pytania sprawdzaj

ą

ce: 

1)  Co to jest stan zabroniony wej

ść przerzutnika ? 

2)  Poda

ć  różnice  między  przerzutnikami  RS  zbudowanymi  z  bramek  NAND  i 

NOR. 

3)  Omówi

ć rodzaje sterowania wejściami zegarowymi przerzutników. 

4)  Wyja

śnić  różnicę  w  działaniu  przerzutnika  RS  z  wejściem  zegarowym 

sterowanym  poziomem  a  przerzutnikiem  RS  z  wej

ściem  zegarowym 

sterowanym zboczem. 

5)  Poda

ć jak zbudować przerzutnik D z przerzutnika RS i JK. 

6)  Narysowa

ć układ dzielnika częstotliwości przez 2 z przerzutników D, T i JK. 

7)  Omówi

ć różnice między działaniem przerzutników JK i JK-MS. 

1.4  Przebieg 

ć

wiczenia: 

Stanowisko do 

ćwiczenia zostało podzielone na dwie części i wyposażone w kilka 

podstawowych  przerzutników.  W  pierwszej  cz

ęści  mamy  do  dyspozycji:  dwa  proste 

przerzutniki  RS  (jeden  zbudowany  z  bramek  NAND,  drugi  z  bramek  NOR)  i  dwa 
przerzutniki  RS  z  wej

ściami  zegarowymi  (wejście  sterowane  poziomem  i  wejście 

sterowane  zboczem).  W cz

ęści  drugiej  przerzutniki  D,  T,  JK,  JK-MS.  Przełączanie 

mi

ędzy  obydwoma  częściami  układami  odbywa  się  poprzez  wciskanie  przycisku 

GRUPA. 

Wej

ścia  i  wyjścia  przerzutników  zostały  wyprowadzone  na  zaciski  krosujące 

zgodnie z opisem i rysunkiem na płycie czołowej na płycie czołowej. Ponadto wszystkie 
wyj

ścia  przerzutników  zostały  połączone  z  odpowiednimi  diodami  LED  w  celu 

monitorowania  ich  stanów.  W  górnej  cz

ęści układu dostępne są gniazda oznaczone 1 

(stany  wysokie)  i  0  (stany  niskie),  z  których  za  pomoc

ą przewodów zadajemy sygnały 

Politechnika Cz

ę

stochowska

 

- 8 - 

na wej

ścia ustawiające przerzutników. W dolnym prawym rogu mamy dostępne wyjście 

oznaczone TAKT. Słu

ży ono do zadawania impulsów taktujących na wejścia zegarowe 

przerzutników.  Impulsy  pojawiaj

ące  się  na  tym  wyjściu  podajemy  przełącznikiem 

oznaczonym TAKT. Poziom impulsu monitoruje dioda 12. 

Przyst

ępując  do  ćwiczenia  należy  nałożyć  odpowiednią  płytę  czołową  na  układ 

uniwersalny.  Przed  zał

ączeniem  zasilania  układu  ustawiamy,  na  przełącznikach  S3, 

numer 

ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie 

czołowej  zamieszczonym  obok  nich.  Po  zał

ączeniu  zasilania  wyświetlacz  pokazuje 

cyfr

ę 0. Oznacza to gotowość do pracy pierwszej części ćwiczenia (przerzutniki RS). 

 
Przyst

ępujemy do pierwszej części ćwiczenia - badanie przerzutników RS. 

Sprawdzamy kolejno dwa proste przerzutniki RS podaj

ąc na ich wejścia możliwe 

kombinacje  stanów  logicznych  i  obserwuj

ąc  stany  wyjść  pokazywane  przez 

odpowiednie diody LED. Wyniki wpisujemy do podanych poni

żej tabel. 

R 

S 

Q 

Q  

 

R 

S 

Q 

Q  

0 

0 

 

 

 

0 

0 

 

 

0 

1 

 

 

 

0 

1 

 

 

1 

0 

 

 

 

1 

0 

 

 

1 

1 

 

 

 

1 

1 

 

 

  Prosty przerzutnik RS  

 

 

Prosty przerzutnik RS 

 
W  dalszej  kolejno

ści  sprawdzamy  przerzutnik  RS  z  wejściem  zegarowym 

sterowanym  poziomem.  Podajemy  na  wej

ście  zegarowe  poziom  0,  a  na  wejścia 

ustawiaj

ące  możliwe  kombinacje  poziomów  logicznych.  Działanie  przerzutnika 

obserwujemy  na  odpowiednich  diodach  LED  i  zapisujemy  do  poni

ższej  tabeli. 

Nast

ępnie na wejście zegarowe podajemy poziom 1 i obserwujemy reakcje przerzutnika 

dla wszystkich kombinacji wej

ść. Wyniki wpisujemy do tabeli. 

 

C 

S 

R 

Q 

Q  

0 

0 

0 

 

 

0 

0 

1 

 

 

0 

1 

0 

 

 

0 

1 

1 

 

 

1 

0 

0 

 

 

1 

0 

1 

 

 

1 

1 

0 

 

 

1 

1 

1 

 

 

 
Nast

ępnie  sprawdzamy  działanie  przerzutnika  RS  z  wejściem  zegarowym 

sterowanym  zboczem.  Przeł

ącznik  TAKT  ustawiamy  w  pozycji  dolnej  (0).  Łączymy 

przewodem wyj

ście TAKT z wejściem zegarowym przerzutnika. Ustawiając kolejno na 

wej

ściach  wszystkie  możliwe  kombinacje  stanów  logicznych,  podajemy  pełny  impuls 

taktuj

ący  (przełączamy  przełącznik  TAKT  w  pozycję  górną  -  zbocze  narastające  -  i 

ponownie  w pozycje  doln

ą  -  zbocze  opadające)  obserwując  jednocześnie  stany  wyjść 

na monitoruj

ących  wyjścia  diodach  LED.  Wpisujemy  do  poniższej  tabeli  stany  wyjść 

przerzutnika - zarówno po zboczu narastaj

ącym (0
1) jak i opadającym (1
0). 

Politechnika Cz

ę

stochowska

 

- 9 - 

 

C 

S 

R 

Q 

Q  

0

1 

0 

0 

 

 

1

0 

0 

0 

 

 

0

1 

0 

1 

 

 

1

0 

0 

1 

 

 

0

1 

1 

0 

 

 

1

0 

1 

0 

 

 

0

1 

1 

1 

 

 

1

0 

1 

1 

 

 

 
Przechodzimy  do  drugiej  cz

ęści  ćwiczenia  badanie  przerzutników  D,  T,  T,  JK, 

JK-MS.  W  tym  celu  nale

ży przełączyć układ na drugą część ćwiczenia - przyciskiem 

UKŁAD.  Po  przyci

śnięciu  przycisku  na  wyświetlaczu  pojawia  się  1.  Oznacza  to 

gotowo

ść  drugiej  części  ćwiczenia  do  pracy.  Na  wejścia  zegarowe  wszystkich 

dost

ępnych w tej części ćwiczenia przerzutników będziemy podawali impulsy z wyjścia 

TAKT  ł

ącząc  to  wyjście  kolejno  z  każdym  z  wejść  zegarowych  i  podając  impulsy 

z przeł

ącznika. 

Zaczynamy  od  przerzutnika  D.  Na  wej

ście  ustawiające  D  podajemy  stan  0. 

Podajemy  dwa  pełne  impulsy  na  wej

ście  zegarowe.  Stany  wyjść  (diody  LED)  -po 

ka

żdym zboczu- wpisujemy do tabeli. Na wejście ustawiającym D podajemy stan 1 i 

ponownie dwa pełne impulsy na wej

ście zegarowe wpisując wyniki do tabeli. 

 

C 

D 

Q 

Q  

0

1 

0 

 

 

1

0 

0 

 

 

0

1 

0 

 

 

1

0 

0 

 

 

0

1 

1 

 

 

1

0 

1 

 

 

0

1 

1 

 

 

1

0 

1 

 

 

 
Badanie pierwszego przerzutnika T. Podobnie jak przy przerzutniku D na wej

ście 

ustawiaj

ące  T  podajemy  stan  0.  Podajemy  dwa  pełne  impulsy  na  wejście  zegarowe. 

Stany wyj

ść  (diody  LED)  -po  każdym  zboczu-  wpisujemy  do  tabeli.  Następnie  na 

wej

ście  ustawiającym  T  podajemy  stan  1  i  trzy  pełne  impulsy  na  wejście  zegarowe 

wpisuj

ąc wyniki do tabeli. 

Identycznie post

ępujemy podczas badania drugiego przerzutnika T. 

Wyniki z obu bada

ń wpisujemy do dwóch identycznych tabel podanych poniżej. 

 

C 

T 

Q 

Q  

0

1 

0 

 

 

1

0 

0 

 

 

0

1 

0 

 

 

1

0 

0 

 

 

Politechnika Cz

ę

stochowska

 

- 10 - 

0

1 

1 

 

 

1

0 

1 

 

 

0

1 

1 

 

 

1

0 

1 

 

 

0

1 

1 

 

 

1

0 

1 

 

 

 
Badanie  przerzutnika  JK.  Na  wej

ścia  przerzutnika  podajemy  kolejno  sygnały 

zgodnie z poni

ższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego 

impulsu  zegarowego.  Przy  ustawieniu  wej

ść  J=1  K=1  podajemy  kolejno  trzy  pełne 

impulsy  na wej

ście  zegarowe.  Wyniki  badania  (stany  wyjść)  wpisujemy  do  poniższej 

tabeli. 

C 

J 

K 

Q 

Q  

0

1 

0 

0 

 

 

1

0 

0 

0 

 

 

0

1 

0 

1 

 

 

1

0 

0 

1 

 

 

0

1 

1 

0 

 

 

1

0 

1 

0 

 

 

0

1 

1 

1 

 

 

1

0 

1 

1 

 

 

0

1 

1 

1 

 

 

1

0 

1 

1 

 

 

0

1 

1 

1 

 

 

1

0 

1 

1 

 

 

 
Badanie przerzutnika JK-MS. Na wej

ścia przerzutnika podajemy kolejno sygnały 

zgodnie z poni

ższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego 

impulsu  zegarowego.  Przy  badaniu  tego  przerzutnika  zwracamy  szczególn

ą  uwagę 

na stany  wyj

ść z przerzutnika Master -diody LED 10 i 11. Przy ustawieniu wejść J=1 

K=1  podajemy  kolejno  trzy  pełne  impulsy  na  wej

ście  zegarowe.  Wyniki  badania 

wpisujemy do poni

ższej tabeli. 

 

C 

J 

K 

Q’ 

Q ’ 

Q 

Q  

0

1 

0 

0 

 

 

 

 

1

0 

0 

0 

 

 

 

 

0

1 

0 

1 

 

 

 

 

1

0 

0 

1 

 

 

 

 

0

1 

1 

0 

 

 

 

 

1

0 

1 

0 

 

 

 

 

0

1 

1 

1 

 

 

 

 

1

0 

1 

1 

 

 

 

 

0

1 

1 

1 

 

 

 

 

1

0 

1 

1 

 

 

 

 

0

1 

1 

1 

 

 

 

 

1

0 

1 

1 

 

 

 

 

Politechnika Cz

ę

stochowska

 

- 11 - 

1.5  Opracowanie 

ć

wiczenia: 

1)  Okre

ślić który z prostych przerzutników RS zbudowany jest z bramek NAND, 

a który z bramek NOR - wyja

śnić różnicę w tabeli przejść przerzutnika. 

2)  Na  podstawie  bada

ń wyjaśnić różnice między obydwoma przerzutnikami RS 

z wej

ściami C. 

3)  Wyja

śnić  dlaczego  w  badanych  przerzutnikach  synchronicznych  RS  nie 

wyst

ąpił stan zabroniony. 

4)  Na  podstawie  tabel  przej

ść  omówić  różnice  pomiędzy  dwoma  kolejnymi 

przerzutnikami T. 

5)  Odpowiedzie

ć na pytanie czym różnią się oba dostępne przerzutniki T. 

6)  Na podstawie tabeli przej

ść wyjaśnić działanie przerzutnika JK-MS. 

 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

ĆWICZENIE nr 3 

 

LICZNIKI I REJESTRY 

 

Politechnika Cz

ęstochowska 

- 2 - 

1.1  Cel ćwiczenia. 

Celem 

ćwiczenia  jest  praktyczne  poznanie  układów  liczników  oraz  rejestrów 

zbudowanych przy pomocy prostych układów cyfrowych. 

 

1.2  Wprowadzenie. 

Liczniki  s

ą,  obok  rejestrów,  typowymi  układami  funkcjonalnymi  stosowanymi 

powszechnie  w  ró

żnego  rodzaju  układach  cyfrowych  i  służą  do zliczania  impulsów  i 

pami

ętania  ich  liczby.  Podstawowym  elementem  licznika  jest  przerzutnik z wejściem 

zegarowym  (bez  wej

ść programujących), który dzieli przez 2 częstotliwość impulsów 

podawanych na to wej

ście. W praktyce otrzymuje się go z przerzutników typu D lub JK, 

poł

ączonych tak jak na Rys. 1. 

 

 
Na  Rys.  2.  przedstawiono  ogólny  schemat  blokowy  licznika  impulsów.  Impulsy 

zliczane  podawane  s

ą  na  wejście  zliczające  licznika.  Oprócz  wejścia  dla impulsów 

zliczanych,  licznik  ma  zazwyczaj  ustawiaj

ące  jego  stan  początkowy.  Ustawianie 

wszystkich przerzutników wchodz

ących w skład licznika, niezależnie od ich aktualnych 

stanów, w stan 0 nazywa si

ę zerowaniem. Stan licznika (jego zawartość) określony jest 

poprzez poziomy sygnałów poszczególnych jego stopni. 

Licznik ma okre

śloną pojemność n, zwaną też cyklem pracy licznika; oznacza to, że 

ka

żdy stan licznika powtarza się po n impulsach wejściowych. Licznik taki nazywa się 

licznikiem modulo n. Pojemno

ść licznika jest wyznaczona liczbą wszystkich możliwych 

stanów poszczególnych stopni (przerzutników). 

Liczb

ę  k  nazywa  się  długością  licznika.  W  celu  umożliwienia  łatwego 

przekształcenia  ró

żnych  kombinacji  sygnałów  wyjściowych  na  liczby  dziesiętne, 

 

Rys. 1. Układy przerzutników D i JK. 

Wej

ście zliczające

    (szeregowe)

Wej

ście ustawiające

        (zeruj

ące)

Licznik

Wyj

ścia równoległe

 

Rys. 2 Schemat blokowy licznika. 

Politechnika Cz

ęstochowska 

- 3 - 

poszczególnym stopniom licznika przyporz

ądkowuje się określone wagi i tak np. licznik 

zło

żony z czterech stopni posiada kolejno wagi 1, 2, 4, 8. 

Liczniki o pojemno

ściach 

k

n

n

n

n

,

,

,

2

1

K

=

 mo

żna łączyć ze sobą otrzymując licznik 

o pojemno

ści  

k

n

n

n

n

*

*

*

2

1

K

=

 

Je

żeli wszystkie człony składowe licznika mają pojemność równą 2, to cały licznik 

jest nazywany dwójkowym o pojemno

ści 

k

n

2

=

; je

żeli zaś wszystkie człony składowe 

licznika  maj

ą pojemność równą 10 to, cały licznik jest nazywany dekadowym, a jego 

pojemno

ść wynosi 

k

n

10

=

. 

W  pewnych  przypadkach  potrzebne  s

ą  liczniki  o  zmiennej  pojemności,  zwane  też 

licznikami  o  programowanej  pojemno

ści.  Zmianę  pojemności  licznika  realizuje  się 

dwoma  sposobami.  Pierwszy  polega  na  zmianie  struktury  logicznej  układu  w  funkcji 
sygnałów  steruj

ących  pojemnością  licznika,  zaś  drugi  sposób  -  na  zmianie  stanu 

pocz

ątkowego,  od  którego  licznik  rozpoczyna  zliczanie  impulsów  po  kolejnym 

napełnieniu si

ę. 

Licznik,  którego  zawarto

ść  zwiększa  się  pod  wpływem  impulsów  podawanych  na 

wej

ście zegarowe jednego (zazwyczaj pierwszego) przerzutnika, nazywa się licznikiem 

asynchronicznym.  Natomiast  licznik,  w  którym  impulsy  zliczane  podawane  s

ą  na 

wej

ścia  zegarowe  wszystkich  jego  przerzutników  nazywa  się  licznikiem 

synchronicznym. 

Z  kolei  licznik,  w  którym  impulsy  zliczane  podawane  s

ą  na  wejścia  zegarowe 

niektórych  przerzutników  nazywa  si

ę  licznikiem  asynchroniczno-synchronicznym. 

Licznik,  którego  zawarto

ść wzrasta w trakcie liczenia kolejnych impulsów nazywa się 

licznikiem  zliczaj

ącym  w  przód  (ang.  Count  Up),  jeśli  natomiast  zawartość  licznika 

maleje - licznikiem zliczaj

ącym wstecz (ang. Count Down). Obydwa te liczniki określa 

si

ę  jako  liczniki  jednokierunkowe.  Dwukierunkowym  lub  rewersyjnym  (nawrotnym) 

jest licznik zliczaj

ący zarówno w przód jak i wstecz. 

Podstawowymi parametrami liczników s

ą: szybkość działania i czas ustalania się ich 

zawarto

ści.  Szybkość  działania  licznika  określa  maksymalna  dopuszczalna 

cz

ęstotliwość impulsów zliczanych, zaś czas ustalania się jego zawartości jest czasem 

upływaj

ącym pomiędzy chwilą pojawienia się impulsu wejściowego, a ustaleniem się 

zawarto

ści licznika, odpowiadającej danemu przypadkowi. 

Maksymalny  czas  ustalania  zawarto

ści licznika asynchronicznego jest sumą czasów 

propagacji wszystkich przerzutników, za

ś w liczniku synchronicznym równy jest sumie 

czasu propagacji 1 przerzutnika i czasów propagacji sygnału przez układy kombinacyjne 
realizuj

ące zbiór funkcji przełączających, określonych mianem przeniesień. 

Licznik  synchroniczny  zawieraj

ący układ kombinacyjny wytwarzający odpowiednie 

przeniesienia dla wej

ść informacyjnych przerzutników w sposób równoległy nazywa się 

licznikiem  synchronicznym  z  przeniesieniem  równoległym  za

ś  licznik  z  układem 

kombinacyjnym  szeregowym  nazywa  si

ę licznikiem synchronicznym z przeniesieniem 

szeregowym. 

Liczniki  oprócz  wej

ścia  zliczającego  i  zerującego  mogą  mieć  również  wejścia 

równoległe, słu

żące do wpisywania do nich dowolnej zawartości początkowej. 

Wpisywanie  równoległe  mo

że  odbywać  się  niezależnie  od  zliczania  -  jest  to  tzw. 

wpisywanie  asynchroniczne;  wpisywanie  odbywaj

ące  się  zgodnie  z  impulsami 

taktuj

ącymi licznik nazywa się wpisywaniem szeregowym. 

Politechnika Cz

ęstochowska 

- 4 - 

Rejestrem  nazywamy  układ  cyfrowy  słu

żący  do  przechowywania  (pamiętania) 

informacji.  Ze  wzgl

ędu  na  rodzaj  działania,  rejestry  dzielą  się  na  pamiętające, 

przesuwaj

ące i liczące. rejestr pamiętający służy tylko do pamiętania określonej liczby 

bitów informacji. Rejestr przesuwaj

ący jest to zespół przerzutników połączonych w ten 

sposób, 

że  informacja  z  każdego  przerzutnika  może  być  przesłana  do  sąsiedniego 

przerzutnika.  Rejestr  przesuwaj

ący  jest  układem  synchronicznym.  Schemat  blokowy 

rejestru przesuwaj

ącego przedstawia Rys. 3. 

 
Rejestr  licz

ący  jest  to  układ  złożony  z  rejestru  przesuwającego  oraz  obwodu 

sprz

ężenia  zwrotnego  generującego  sygnał  podawany  na  wejście  szeregowe  rejestru.  

Sygnał  ten  jest  funkcj

ą  sygnałów  wejściowych  rejestru  przesuwającego.  Schemat 

blokowy rejestru licz

ącego przedstawia Rys. 4.  

Najcz

ęściej  stosowanymi  rejestrami  liczącymi  są:  licznik  pierścieniowy  i licznik 

Johnsona. 

Ze wzgl

ędu na sposób wprowadzania informacji rejestry dzielą się na: 

− 

rejestry  szeregowe  -  umo

żliwiające  wprowadzenie  i  wyprowadzenie  informacji 

kolejno bit po bicie (SISO), 

− 

rejestry  równoległe,  umo

żliwiające  wprowadzanie  i  wyprowadzanie  informacji 

jednocze

śnie do wszystkich i ze wszystkich pozycji rejestru (PIPO), 

− 

szeregowo-równoległe (SIPO), umo

żliwiające szeregowe wprowadzanie i równoległe 

wyprowadzanie informacji, 

− 

równoległo-szeregowe (PISO), umo

żliwiające równoległe wprowadzanie i szeregowe 

wyprowadzanie informacji. 
 

Rejestr

Wyjścia równoległe

Wejścia równoległe

Wyjście

szeregowe

Impulsy zegarowe
Wejście szeregowe
Kierunek przesuwu
Wpis równoległy

 

Rys. 3 Schemat blokowy rejestru przesuwaj

ącego. 

Rejestr

przesuwaj

ący

Układ

kombinacyjny

Wej

ście

Impulsy zegarowe

Wyj

ścia równoległe

 

Rys. 4 Schemat blokowy rejestru licz

ącego. 

Politechnika Cz

ęstochowska 

- 5 - 

Rejestry  szeregowe  charakteryzuj

ą  się  możliwościami  przesuwania  wprowadzonej 

informacji w prawo lub w lewo - rejestry jednokierunkowe, b

ądź też zarówno w prawo 

jak i w lewo - rejestry rewersyjne, dwukierunkowe. 

Z zespołu rejestrów równoległych budowane s

ą często pamięci buforowe, służące do 

przechowywania 

informacji 

podawanej  w  sposób  równoległy.  Parametrami 

charakteryzuj

ącymi rejestry są: 

− 

długo

ść rejestru, równa liczbie n jego przerzutników, 

− 

szybko

ść  pracy  rejestru  (dla  rejestru  szeregowego  będzie  to  maksymalna 

dopuszczalna  cz

ęstotliwość  impulsów  przesuwających,  przy  której  nie następuje 

zniekształcenie informacji zawartej w rejestrze). 
 

1.3  Pytania sprawdzaj

ące. 

1)  Jak mo

żna podzielić liczniki ze względu na kierunek zliczania? 

2)  Jakie liczniki nazywamy asynchronicznymi, a jakie synchronicznymi? 
3)  Okre

ślić maksymalną częstotliwość impulsów wejściowych, przy której jest jeszcze 

prawidłowy przebieg zliczania w liczniku asynchronicznym. 

4)  Ile  wynosi  maksymalny  czas  ustalenia  zawarto

ści  licznika  asynchronicznego  oraz 

synchronicznego? 

5)  Omówi

ć stosowane sposoby zmiany pojemności licznika. 

6)  Przedstawi

ć podział rejestrów. 

7)  Omówi

ć rejestry przesuwające. 

8)  Omówi

ć działanie rejestrów liczących. 

9)  Omówi

ć rejestry liniowe. 

 

1.4  Opis układu pomiarowego. 

Na  stanowisko  laboratoryjne nale

ży nałożyć płytę czołową zatytułowaną „Liczniki i 

rejestry”.  Układ  składa  si

ę  z  czterech  przerzutników,  przy  czym  w zależności  od 

ustawie

ń przełączników NOT, ROW i REJ każdy z przerzutników jest reprezentowany 

przez układy przedstawione w „Programie 

ćwiczenia”. 

Na  Rys.  5  przedstawiono  schemat  pojedynczego  przerzutnika.  Ze  wzgl

ędu  na 

ograniczon

ą liczbę wyprowadzeń i niemożność jednoczesnego wyprowadzenia wyjść Q 

i  Q   z  ka

żdego  przerzutnika  wprowadzono  pewną  modyfikację  w  postaci  układu  3 

bramek  na  wyj

ściu każdego przerzutnika umożliwiającą realizacje liczników liczących 

wstecz  i  rejestrów.  Wej

ście  NOT  służy  do  uzyskania  wyjścia  Q ,  które  jest 

wykorzystywane  w 

ćwiczeniu  do  tworzenia  liczników  zliczających  wstecz,  wejście 

ROW zał

ącza przeniesienie szeregowe, a wejście REJ służy do zanegowania wejścia K 

przerzutnika  wykorzystywanego  w  rejestrach.  Takie  wykorzystanie  przerzutnika  do 

 

Rys. 5 Schemat pojedynczego przerzutnika. 

Politechnika Cz

ęstochowska 

- 6 - 

ró

żnych  układów  pracy,  dzięki  przełącznikom  NOT,  REJ  i  ROW,  prowadzi  do 

zminimalizowania ilo

ści przerzutników i połączeń w całym układzie ćwiczeniowym. 

Do  wykorzystania  w 

ćwiczeniu  są  wyjścia  z  bramek  przeniesienia  B1,  B2, 

inwerter  B4  oraz  wyj

ście bramki czterowejściowej. Wejście „Rodzaj zegara” służy do 

ustawienia taktowania r

ęcznego przełącznikiem TAKT lub taktowania automatycznego 

1Hz. Diody LED zostały wykorzystane zgodnie z opisem na płycie czołowej.  

 

1.5  Program 

ćwiczenia. 

Przed  rozpocz

ęciem  ćwiczenia  prowadzący  nakłada  płytę  czołową  na stanowisko 

laboratoryjne oraz ustawia kod 

ćwiczenia na przełączniku ćwiczeń. Podłącza zasilanie. 

 

1.5.1  Licznik dwójkowy asynchroniczny zliczaj

ący w przód. 

Zmontowa

ć układ według Rys. 6, wyzerować układ (RESET), ustawić przełączniki 

NOT  i  ROW  w stan  niski  (odpowiednio  LED11  i  LED10)  oraz  poł

ączyć wyjście REJ 

ze stanem  H  (wygaszona  LED  9).  Poł

ączyć  wejście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

 

Tabela.1 

Impuls 

Q3 

Q2 

Q1 

Q0 

0 

 

 

 

 

1 

 

 

 

 

2 

... 

14 

 

 

 

 

15 

 

 

 

 

16 

 

 

 

 

 

 

 

 

 

 

Rys. 6 Schemat licznika dwójkowego asynchronicznego zliczaj

ącego w przód. 

Politechnika Cz

ęstochowska 

- 7 - 

1.5.2  Licznik dwójkowy asynchroniczny zliczaj

ący wstecz. 

 

Rys. 7 Schemat licznika dwójkowego asynchronicznego zliczaj

ącego wstecz. 

 

 
Zmontowa

ć  układ  według  Rys.  9,  sygnały  Q   uzyskuje  się  z  wyjść  Q  po  ich 

zanegowaniu  przeł

ącznikiem  NOT  (Rys.  8).  Wyzerować  układ,  ustawić  przełącznik 

NOT w stan wysoki (LED11) i ROW w stan niski (LED10) oraz poł

ączyć wyjście REJ 

ze  stanem  H  (wygaszona  LED  9).  Poł

ączyć  wyjście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

 

 

Rys. 8 Realizacja wyj

ścia  &&&

Q . 

 

Rys. 9 Schemat monta

żowy licznika dwójkowego asynchronicznego zliczającego 

wstecz. 

Politechnika Cz

ęstochowska 

- 8 - 

1.5.3  Licznik 

dwójkowy 

synchroniczny 

z 

przeniesieniem 

szeregowym. 

Zmontowa

ć  układ  według  Rys.  10,  wyzerować  układ,  ustawić  przełączniki  NOT  i 

ROW  w stan  niski  (odpowiednio  LED11  i  LED10)  oraz  poł

ączyć  wyjście  REJ  ze 

stanem  H  (wygaszona  LED  9).  Poł

ączyć  wejście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

 

1.5.4  Licznik 

rewersyjny 

synchroniczny 

z 

przeniesieniem 

szeregowym. 

 

Rys. 11 Schemat licznika rewersyjnego synchronicznego z przeniesieniem 

szeregowym. 

 
Zmontowa

ć układ według Rys. 12, wyzerować układ, ustawić przełącznik NOT w 

stan  niski  (LED11)  i  ROW  w stan  wysoki  (LED10)  oraz  poł

ączyć  wyjście  REJ  ze 

stanem  H  (wygaszona  LED  9).  Poł

ączyć  wejście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć  impulsy  zegarowe  przełącznikiem  TAKT.  Wyniki  wpisać  do  Tabela.2(Q0  - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).  

 

Rys. 10 Schemat licznika dwójkowego synchronicznego z przeniesieniem 

szeregowym. 

Politechnika Cz

ęstochowska 

- 9 - 

 

Rys. 12 Schemat monta

żowy licznika rewersyjnego synchronicznego z 

przeniesieniem szeregowym. 

 
Schemat 

z 

Rys. 

12 

jest 

poprawny  tylko 
wtedy, 

je

żeli 

przyjmiemy, 

że 

ka

żdy 

z przerzutników 
P0,  P1,  P2,  P3 
jest 
zrealizowany jak 
na Rys. 13. 

 

Tabela.2. 

Impuls 

Q3 

Q2 

Q1 

Q0 

01 

 

 

 

 

2 

... 

14 

 

 

 

 

15 

 

 

 

 

16 

 

 

 

 

NOT 

zmieni

ć 

 

 

 

 

1 

 

 

 

 

2 

... 

15 

 

 

 

 

16 

 

 

 

 

 

1.5.5  Rejestr przesuwaj

ący jednokierunkowy. 

 

Rys. 14 Schemat rejestru przesuwaj

ącego jednokierunkowego. 

 

Rys. 13 Realizacja przeniesienia szeregowego licznika 

rewersyjnego. 

Politechnika Cz

ęstochowska 

- 10 - 

Zmontowa

ć układ według Rys. 15, wyzerować układ, ustawić przełącznik NOT w 

stan niski (LED11) i ROW w stan niski (LED10) oraz poł

ączyć wyjście REJ ze stanem 

L (sygnalizuje to LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H. Wejście H/L 

poł

ączyć ze stanem H, a następnie podać impuls zegarowy. Wejście H/L połączyć z L. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.3 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

Schemat  z  Rys.  15  jest  poprawny  tylko  wtedy,  je

żeli  przyjmiemy,  że  każdy 

z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.

 

Tabela.3 

Impuls 

H/L 

Q3 

Q2 

Q1 

Q0 

0 

H 

 

 

 

 

1 

L 

 

 

 

 

2 

L 

 

 

 

 

3 

L 

 

 

 

 

4 

L 

 

 

 

 

5 

H 

 

 

 

 

6 

L 

 

 

 

 

7 

H 

 

 

 

 

8 

L 

 

 

 

 

9 

L 

 

 

 

 

10 

H 

 

 

 

 

11 

H 

 

 

 

 

12 

H 

 

 

 

 

13 

L 

 

 

 

 

14 

H 

 

 

 

 

15 

L 

 

 

 

 

16 

L 

 

 

 

 

 

Rys. 15 Schemat monta

żowy rejestru przesuwającego jednokierunkowego.

 

 

Rys. 16. Realizacja rejestru przesuwaj

ącego. 

Politechnika Cz

ęstochowska 

- 11 - 

1.5.6  Licznik pier

ścieniowy samokorygujący. 

 

Zmontowa

ć układ według Rys. 17, wyzerować układ, ustawić przełączniki NOT 

i  ROW  w stan  niski  (odpowiednio  LED11  i  LED10)  oraz  poł

ączyć  wyjście  REJ  ze 

stanem  H  (wygaszona  LED  9).  Poł

ączyć  wejście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

 

1.5.7  Licznik pseudopier

ścieniowy - Johnsona. 

 

Zmontowa

ć układ według Rys. 18, wyzerować układ, ustawić przełącznik NOT 

w  stan  niski  (LED11)  i  ROW  w stan  niski  (LED10)  oraz  poł

ączyć  wyjście  REJ  ze 

stanem  L  (sygnalizuje  to  LED  9).  Poł

ączyć  wejście  „Rodzaj  zegara”  ze  stanem  H. 

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 - 

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3). 

Schemat  z  Rys.  18  jest  poprawny  tylko  wtedy,  je

żeli  przyjmiemy,  że  każdy 

z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.

 

 
1.6  Opracowanie 

ćwiczenia. 

Dla  ka

żdego badanego licznika i rejestru sporządzić na podstawie otrzymanych 

tablic stanów odpowiednie wykresy przebiegów czasowych.  

W  przypadku  modyfikacji  układu  pojedynczego  przerzutnika  nale

ży 

rozrysowa

ć poprawny pełny schemat. 

 

Rys. 17 Schemat licznika pier

ścieniowego samokorygującego.

 

 

Rys. 18 Schemat licznika pseudopier

ścieniowego - Johnsona.

 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

ĆWICZENIE nr 4 

 

LICZNIKI I REJESTRY 

SCALONE 

 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 2 - 

1.1  Cel 

ćwiczenia. 

 

Celem 

ćwiczenia  jest  praktyczne  poznanie  układów  liczników  oraz 

rejestrów 

średniej skali integracji. 

 

1.2  Wprowadzenie. 

 

Wa

żną grupę układów sekwencyjnych stanowią liczniki. Licznikiem może 

by

ć  każdy  układ,  w  którym  w  pewnym  zakresie  istnieje  jednoznaczne 

przyporz

ądkowanie  liczbie  wprowadzonych  impulsów  stanu  zmiennych 

wyj

ściowych. Ponieważ każda zmienna wyjściowa może przyjmować tylko dwie 

warto

ści,  w  przypadku  n  wyjść  istnieje  2

n

  mo

żliwych  kombinacji  (często 

wykorzystuje  si

ę  tylko  część  możliwych  kombinacji).  Wybór  kombinacji, 

która ma odpowiada

ć danej liczbie, jest w zasadzie obojętny. Celowe jest jednak 

dobranie  takiego  sposobu  przedstawiania  liczb,  który  umo

żliwia  łatwe  ich 

dekodowanie. 
 

Liczniki nastawne (o programowanej pojemno

ści) to układy dające sygnał 

wyj

ściowy  w chwili osiągnięcia przez liczbę impulsów wejściowych uprzednio 

wybranej  warto

ści  M.  Sygnał  wyjściowy  można  wykorzystać  do  wyzwalania 

okre

ślonego  przebiegu.  Równocześnie  następuje  wtedy  ingerencja  w  przebieg 

zliczania,  polegaj

ąca  na  zatrzymaniu  licznika  lub  sprowadzeniu  go  do  stanu 

wyj

ściowego.  Jeżeli  po  wyzerowaniu  dopuścimy  dalszą  jego  pracę,  otrzymamy 

licznik modulo m, którego cykl zliczania (pojemno

ść) określa wybrana liczba. 

 

Rejestry  przesuwaj

ące  to  łańcuchy  zbudowane  z  przerzutników, 

które umo

żliwiają przesuwanie informacji podanej na wejście o jeden przerzutnik 

w  ka

żdym  takcie  zegara.  Po  przejściu  przez,  cały  łańcuch  informacja  jest 

dost

ępna na wyjściu z opóźnieniem, ale w niezmienionej postaci. 

Zarówno  liczniki  jak  i  rejestry  o  uniwersalnym  przeznaczeniu 

produkowane s

ą w postaci układów scalonych średniej skali integracji. 

 
 

Monolityczny  układ  scalony  74390  zawiera  dwa  razy  po  cztery 

przerzutniki  typu  Master-Slave  tworz

ące  dwa  osobne  asynchroniczne  liczniki 

dziesi

ętne. Każdy osobny licznik jest zbudowany w ten sposób, że tworzy dwa 

podliczniki:  pierwszy  modulo  2,  a  drugi  modulo  5.  Ł

ącząc zewnętrzne wyjście 

pierwszego  przerzutnika  Q

A

  z  wej

ściem  BB  uzyskuje  się  licznik  dziesiętny 

pracuj

ący w kodzie BCD 8421. Łącząc natomiast wyjście Q

D

 z wej

ściem AB 

 

Rys. 1. Połowa układu scalonego 74390. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 3 - 

i przykładaj

ąc  ciąg  impulsów  do 

wej

ścia  BB  uzyskuje  się  dzielnik 

przez  10,  na którego  wyj

ściu  Q

A

 

wyst

ąpi  przebieg  w  kształcie  fali 

prostok

ątnej  (o wypełnieniu  1/2). 

Liczniki modulo 2 i modulo 5 mog

ą 

by

ć  wykorzystane  oddzielnie.  Do 

zerowania  układu  słu

ży  wejście 

CLR. 

Wyzerowanie 

układu 

(Q

A

=Q

B

=Q

C

=Q

D

=0) wyst

ąpi wtedy, 

gdy na wej

ściu CLR pojawi się stan 

wysoki. 
 

Monolityczny  układ  scalony  74393 zawiera osiem przerzutników JK-MS, 

poł

ączonych w ten sposób, że tworzą dwa samodzielne asynchroniczne liczniki 

binarne  czterobitowe.  Sygnał  zegarowy  jest  wprowadzany  na  wej

ście  CKB 

ka

żdego  z  liczników.  Do  zerowania  układu  służy  wejście  CLR.  Wyzerowanie 

układu (Q

A

=Q

B

=Q

C

=Q

D

=0) wyst

ąpi wtedy, gdy na wejściu CLR pojawi się stan 

wysoki.  Układy  74393  mo

żna 

stosowa

ć  w  dzielnikach  o 

cyklach 

krótszych 

od dwójkowych  liczników  N 
bitowych.  Je

żeli  wymaga  się 

aby  dzielnik  miał  długo

ść 

cyklu 

S, 

to 

nale

ży 

zdekodowa

ć  stan  licznika 

dwójkowego  s=S  i  nast

ępnie  sygnał  z  dekodera  wyprowadzić  na  wejście 

zerowania. W układach tego typu ka

żdorazowe osiągnięcie stanu licznika równe 

długo

ści  cyklu  (s=S)  powoduje  wyzerowanie  licznika  i  rozpoczęcie  cyklu  od 

stanu  s=0.  Stan  licznika  s=S  jest  w pewnym  sensie  stanem  zabronionym  i 
przechodzi samoczynnie w stan s=0. 
 

Układ 

74169 

jest 

synchronicznym 

rewersyjnym 

czterobitowym 

licznikiem 

dwójkowym.  Układ  zawiera  cztery 
przerzutniki  Master-Slave  i  bramki 
poł

ączone  wewnętrznie dla określenia 

odpowiednich  instrukcji  sterowania. 
Zmiany  stanów  wyj

ść  przerzutników 

nast

ępują 

synchronicznie 

z 

narastaj

ącym 

zboczem 

impulsu 

zegarowego. 

Synchroniczn

ą  pracę 

zapewnia 

jednoczesne 

sterowanie 

wszystkich  przerzutników,  uzyskane  w ten  sposób, 

że stany ich wyjść zmieniają 

si

ę  przy  koincydencji  sygnału  zegarowego  z  odpowiednim  stanem  instrukcji 

sterowania. Licznik pracuje w naturalnym kodzie dwójkowym. Kierunek liczenia 

 

Rys. 2. Połowa układu scalonego 74393. 

 

Rys. 3. Układ scalony 74169. 

 

Rys. 1. Schemat wewn

ętrzny układu 

scalonego 7490 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 4 - 

jest  uzale

żniony  od  stanu  wejścia  kierunku  UD  (Up  lub  Down) 

przy jednoczesnym wyst

ąpieniu stanu wysokiego na CE (Clock Enable). Wyjście 

TC (Terminal Count) słu

ży do podłączenia kolejnego stopnia. Wyjście te wraz z 

lini

ą UD umożliwia kaskadowe łączenie liczników przy zachowaniu obu funkcji 

liczenia  w  przód  i  wstecz  bez  konieczno

ści  zastosowania  dodatkowych 

elementów  logicznych.  Licznik 
74169 

jest 

całkowicie 

programowalny. 

Wyj

ścia 

wszystkich  przerzutników  mog

ą 

by

ć  ustawione  w żądanych 

stanach 

logicznych 

przez 

przyło

żenie  takich  stanów  do 

wej

ść danych i wystąpienie stanu niskiego na wejściu wprowadzania PE (Parallel 

Enable). Wej

ście to jest asynchroniczne. Układ 74169 ma całkowicie niezależne i 

nadrz

ędne w stosunku do innych wejść, wejście zerowania (RD), stan wysoki na 

tym wej

ściu ustawia wyjścia wszystkich przerzutników w stan niski. 

 

Monolityczny 

układ  scalony  74194  jest 
czterobitowym 
dwukierunkowym 
rejestrem  przesuwaj

ącym, 

spełniaj

ącym  wszystkie 

wymagane 

przez 

projektanta  urz

ądzeń  lub 

systemów funkcje. Rejestr 
ma  równoległe  wej

ścia  i 

wyj

ścia, 

szeregowe 

wej

ścia  dla  przesuwania 

w prawo i w lewo, wej

ścia 

rodzaju 

pracy 

oraz 

asynchroniczne 

i 

niezale

żne  od  innych 

wej

ść,  wejście  zerowania.  Wprowadzanie  równoległe  jest  realizowane 

synchronicznie  z  narastaniem  zbocza  impulsu  zegarowego  przez  przyło

żenie 

czterech bitów danych na wej

ścia równoległe i utrzymywanie obu wejść rodzaju 

pracy (S0 i S1) w stanie wysokim. W czasie wprowadzania równoległego wej

ścia 

szeregowe  (DR,  DL)  s

ą  zablokowane.  Przesuwanie  w  prawo  jest  realizowane, 

gdy  na  wej

ściu S0 jest stan wysoki, a do wejścia S1 jest przyłożony stan niski. 

Dane  wprowadzane  s

ą  z wejścia  wprowadzania  w  prawo  DR  i  przesuwane 

wzdłu

ż  rejestru  w  prawo  synchronicznie  z  narastaniem  zbocza  impulsu 

zegarowego.  W  czasie  przesuwania  w  prawo  wej

ścia  równoległe  danych  są 

zablokowane. Przesuwanie w lewo jest realizowane, gdy na wej

ściu S0 jest stan 

niski,  a  na  wej

ściu  S1  stan  wysoki.  Dane  są  wprowadzane  z  wejścia 

wprowadzania w lewo DL i przesuwane wzdłu

ż rejestru w lewo synchronicznie z 

narastaniem  zbocza  impulsu  zegarowego.  Blokada  wej

ścia  zegarowego 

 

Rys. 4. Układ scalony 74194. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 5 - 

nast

ępuje,  gdy  na  obu  wejściach  rodzaju  pracy  (S0 i S1)  występuje  stan  niski. 

Zmiany stanu na wej

ściach rodzaju pracy S0 i S1 powinny następować w czasie 

gdy na wej

ściu zegarowym istnieje stan wysoki. 

 

1.3  Pytania sprawdzaj

ące. 

1.  Omówi

ć metody zmiany pojemności licznika. 

2.  Omówi

ć działanie licznika asynchronicznego dekadowego. 

3.  Omówi

ć działanie licznika synchronicznego binarnego. 

4.  Omówi

ć działanie rejestru przesuwającego. 

5.  Metody ustawiania pojemno

ści licznika. 

 

1.4  Opis układu pomiarowego. 

 

Na  stanowisko  laboratoryjne  nale

ży  nałożyć  płytę  czołową  zatytułowaną 

„Liczniki  i  rejestry  scalone”. 

Ćwiczenie  to  składa  się  z  czterech  układów 

wybieranych w formacie binarnym przy pomocy przeł

ączników „Wybór grupy”. 

Taktowania  dokonuje 

ćwiczący przy pomocy przełącznika TAKT. Do realizacji 

zmiany  pojemno

ści  licznika  należy  wykorzystać  trzy  niezależne  bramki  AND. 

Po ka

żdym  zerowaniu  układu  (RESET)  należy  podać  impuls  startowy 

przeł

ącznikiem  TAKT.  Diody  LED,  wyświetlacze  oraz  zadajniki  zostały 

wykorzystane zgodnie z opisem na płycie czołowej.  
 

1.5  Program 

ćwiczenia. 

 

Przed  rozpocz

ęciem  ćwiczenia  prowadzący  nakłada  płytę  czołową 

na stanowisko  laboratoryjne  oraz  ustawia  kod 

ćwiczenia  na  przełączniku 

ćwiczeń. Podłącza zasilanie. Przełącza TAKT. 
 

1.5.1  Asynchroniczny dziesi

ętny licznik scalony typu 74390. 

 

Zmontowa

ć  układ  według  Rys. 5a., wyzerować układ (RESET), ustawić 

przeł

ącznikami  „Wybór  grupy”  numer  0  (na  wyświetlaczu  W2).  Podawać 

impulsy zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do  

Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3). 

 

 

Rys. 5. Układ licznika dziesi

ętnego typu 74390. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 6 - 

Tabela 1. 

Impuls 

Q3 

Q2 

Q1 

Q0 

0 

 

 

 

 

1 

 

 

 

 

2 

... 

8 

 

 

 

 

9 

 

 

 

 

10 

 

 

 

 

 

Zmontowa

ć układ według Rys. 5b., Wyzerować układ. Podawać impulsy 

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do  

Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3). 

 
 

Zmontowa

ć  układ  według  Rys.  6.,  wyzerować  układ.  Podawać  impulsy 

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.1. 

(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3). 
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować 

i sprawdzi

ć liczniki modulo 3, 5, 8, 9. 

 
 

Zmontowa

ć  układ  według  Rys.  7.,  wyzerować  układ.  Podawać  impulsy 

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.2. 

(Układ U1: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3. Układ U2: Q0 - 
LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7). 

 

Rys. 6. Schemat licznika modulo 6. 

 

Rys. 7. Schemat poł

ączenia szeregowego dwóch liczników typu 74390.  

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 7 - 

Tabela 2. 

Impuls 

Q3U1  Q2U1  Q1U1  Q0U1  Q3U2  Q2U2  Q1U2  Q0U2 

0 

 

 

 

 

 

 

 

 

1 

 

 

 

 

 

 

 

 

2 

... 

98 

 

 

 

 

 

 

 

 

99 

 

 

 

 

 

 

 

 

100 

 

 

 

 

 

 

 

 

 
 

Zmontowa

ć  układ  według  Rys.  8.,  wyzerować  układ.  Podawać  impulsy 

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.2 

(Układ  U1:  Q0  -  LED  0,  Q1  -  LED  1,  Q2  -  LED  2,  Q3  -  LED  3.  Układ  U2: 
Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7). 
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować 

i sprawdzi

ć liczniki modulo 16, 25, 36, 44. 

 
 

1.5.2  Asynchroniczny binarny licznik scalony typu 74393. 

 

Zmontowa

ć  układ  według  Rys.  11.,  wyzerować  układ.  Podać  impuls 

startowy  przeł

ącznikiem  TAKT.  Ustawić  przełącznikami  „Wybór  grupy” 

numer 1.  Podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki 

nale

ży wpisać do Tabela 3. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3). 

Tabela 3. 

Impuls 

Q3 

Q2 

Q1 

Q0 

0 

 

 

 

 

1 

 

 

 

 

2 

 

 

 

 

 

Rys. 8. Schemat licznika modulo 45. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 8 - 

... 

14 
15 

 

 

 

 

16 

 

 

 

 

 
 

Zmontowa

ć  układ  według  Rys.  10.,  Wyzerować  układ,  podać  impuls 

startowy.  Ustawi

ć  przełącznikami  „Wybór  grupy”  numer  1.  Podawać  impulsy 

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.3. 

(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3). 
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować 

i sprawdzi

ć liczniki modulo 6, 9, 12, 14, 15. 

 

 
 

Zmontowa

ć  układ  według  Rys.  9.,  wyzerować  układ,  podać  impuls 

startowy.  Ustawi

ć  przełącznikami  „Wybór  grupy”  numer  1  (na  wyświetlaczu 

W2).  Podawa

ć  impulsy  zegarowe  przy  pomocy  przełącznika  TAKT.  Wyniki 

nale

ży wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, 

Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7). 

 

Rys. 9. Schemat poł

ączenia szeregowego dwóch liczników typu 74393. 

 

Rys. 10. Schemat licznika modulo 12. 

 

 

Rys. 11. Układ licznika 
binarnego typu 74393. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 9 - 

Tabela 4. 

Impuls 

Q3U1  Q2U1  Q1U1  Q0U1  Q3U2  Q2U2  Q1U2  Q0U2 

0 

 

 

 

 

 

 

 

 

1 

 

 

 

 

 

 

 

 

2 

... 

254 

 

 

 

 

 

 

 

 

255 

 

 

 

 

 

 

 

 

256 

 

 

 

 

 

 

 

 

 
 

Zmontowa

ć  układ  według  Rys.  12.,  wyzerować  układ,  podać  impuls 

startowy.  Ustawi

ć  przełącznikami  „Wybór  grupy”  numer  1  (na  wyświetlaczu 

W2).  Podawa

ć  impulsy  zegarowe  przy  pomocy  przełącznika  TAKT.  Wyniki 

nale

ży wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, 

Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7). 
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować 

i sprawdzi

ć liczniki modulo 18, 25, 32, 42. 

 
 

 
 

 

Rys. 12. Schemat licznika modulo 45. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 10 - 

1.5.3  Synchroniczny licznik rewersyjny typu 74169. 

 

Układ synchronicznego licznika pokazano na Rys. 13., wyzerowa

ć układ, 

poda

ć  impuls  startowy.  Wybrać  przełącznikami  „Wybór  grupy”  numer  2  (na 

wy

świetlaczu W1). Wejścia D0..D3 służą do 

wprowadzania  warto

ści  początkowej,  na 

wyj

ściach  Q0..Q3  występuje  aktualny  stan 

licznika.  Wej

ścia  PE,  CE  i  UD  służą  do 

ustawie

ń  licznika,  natomiast  na wejście  C 

jest podawany sygnał zegarowy, wej

ście RD 

jest  ustawione  na  brak  zerowania.  Wyj

ście 

TC  (wy

świetlacz  W2  kropka)  to  wskaźnik 

przepełnienia licznika. Wej

ście PE (zadajnik 

Z4 i LED8) słu

ży do ustawiania trybu pracy. 

Wej

ście  CE  (zadajnik  Z5  i  LED9) 

to zablokowanie  licznika,  a  wej

ście  UD 

(zadajnik  Z6  i  LED10)  ustawia  kierunek 
liczenia.  Ustawi

ć  zadajniki  Z4,  Z5,  Z6 

według  Tabela  5,  nast

ępnie  podawać 

impulsy  zegarowe  przeł

ącznikiem  TAKT. 

Oznaczenie 

*(X) 

oznacza 

liczb

ę 

heksadecymaln

ą  X  zadawaną  w  zadajniku  Z3..Z0  w  postaci  binarnej.  Dalej 

nale

ży ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela 

5. Nast

ępnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały. 

 

Tabela 5. 

Impuls 

PE 

CE 

UD 

Q3 

Q2 

Q1 

Q0 

TC 

0 *(0) 

1 

1 

1 

 

 

 

 

 

1 

0 

1 

1 

 

 

 

 

 

2 

0 

1 

1 

 

 

 

 

 

3 

... 

11 

0 

 

0 

1 

 

1 

1 

 

1 

 

 

 

 

 

12 

0 

1 

0 

 

 

 

 

 

13 

0 

1 

0 

 

 

 

 

 

14 

0 

1 

0 

 

 

 

 

 

15 

0 

1 

1 

 

 

 

 

 

16 

0 

1 

1 

 

 

 

 

 

17 *(5) 

1 

1 

0 

 

 

 

 

 

18 

0 

1 

0 

 

 

 

 

 

19 

... 

30 

0 

 

0 

1 

 

1 

0 

 

0 

 

 

 

 

 

31 *(A) 

1 

1 

1 

 

 

 

 

 

 

Rys. 13. Schemat licznika 

rewersyjnego. 

74169 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 11 - 

32 

0 

1 

1 

 

 

 

 

 

33 

... 

42 

0 

 

0 

1 

 

1 

1 

 

1 

 

 

 

 

 

43 

0 

0 

1 

 

 

 

 

 

44 

0 

0 

0 

 

 

 

 

 

45 

0 

1 

0 

 

 

 

 

 

46 

0 

1 

0 

 

 

 

 

 

 
 

1.5.4  Rewersyjny rejestr typu 74194. 

 

Układ  synchronicznego  rejestru  rewersyjnego  pokazano  na  Rys.  14. 

Nale

ży  wyzerować  układ,  podać  impuls  startowy.  Wybrać  przełącznikami 

„Wybór  grupy”  numer  3  (na 
wy

świetlaczu 

W2). 

Wej

ścia 

D0..D3  słu

żą  do wprowadzania 

równolegle  danych,  na  wyj

ściach 

Q0..Q3 

s

ą 

wyprowadzane 

równolegle  dane.  Na  wej

ście  C 

jest  podawany  sygnał  zegarowy, 
wej

ście RD jest ustawione na brak 

zerowania.  Wej

ścia  S0  i  S1  służą 

do  ustawienia  trybu  pracy  (Z6  - 
LED10, Z7 - LED11), wej

ścia DR 

i  DL  słu

żą  do  wprowadzania 

szeregowego  danych  (Z4  -  LED8, 
Z5  -  LED9).  Ustawi

ć  zadajniki 

Z4,  Z5,  Z6,  Z7  według  Tabela  6, 
nast

ępnie 

podawa

ć 

impulsy 

zegarowe  przeł

ącznikiem  TAKT. 

Zmian  wej

ść  S0  i  S1  należy 

dokonywa

ć  jedynie  wtedy,  gdy  TAKT=1.  Oznaczenie  *(X)  oznacza  liczbę 

heksadecymaln

ą  X  zadawaną  w  zadajniku  Z3..Z0  w  postaci  binarnej.  Dalej 

nale

ży ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela 

6. Nast

ępnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały. 

Tabela 6. 

Impuls 

S0 

S1 

DR 

DL 

Q3 

Q2 

Q1 

Q0 

0 *(0) 

1 

1 

0 

0 

 

 

 

 

1 *(7) 

1 

1 

0 

0 

 

 

 

 

2 

0 

0 

0 

0 

 

 

 

 

3 

0 

0 

0 

0 

 

 

 

 

4 

1 

0 

1 

0 

 

 

 

 

5 

1 

0 

0 

0 

 

 

 

 

 

Rys. 14. Schemat rejestru rewersyjnego 

typu 74194. 

P

OLITECHNIKA 

C

Z

ĘSTOCHOWSKA

 

- 12 - 

6 

1 

0 

0 

0 

 

 

 

 

7 

1 

0 

1 

0 

 

 

 

 

8 *(D) 

1 

1 

0 

0 

 

 

 

 

9 

0 

1 

0 

1 

 

 

 

 

10 

0 

1 

0 

1 

 

 

 

 

11 

0 

1 

0 

1 

 

 

 

 

12 

0 

1 

0 

1 

 

 

 

 

13 

0 

0 

1 

1 

 

 

 

 

14 

0 

0 

0 

1 

 

 

 

 

15 *(2) 

1 

0 

0 

0 

 

 

 

 

16 

1 

0 

0 

1 

 

 

 

 

17 

1 

0 

0 

1 

 

 

 

 

18 

1 

0 

0 

0 

 

 

 

 

 

1.6  Opracowanie 

ćwiczenia. 

 
 

Na  podstawie  tabel  sporz

ądzić  wykresy  przebiegów  czasowych 

dla ka

żdego  układu.  Do  sprawozdania  z  ćwiczenia  należy  dołączyć  schematy 

pi

ęciu  układów  liczników  o  pojemnościach  wybranych  z  przedziału  od  50 

do 1000. 
 

Na  podstawie  tabel  okre

ślić  i  podać  dokładne  przeznaczenie 

poszczególnych wej

ść i wyjść układów typu 74169 i 74194. 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

ĆWICZENIE nr 5 

 

KODERY, DEKODERY, 

MULTIPLEKSERY, 

DEMULTIPLEKSERY 

Politechnika Cz

ę

stochowska

 

- 2 - 

3.1. Cel ćwiczenia: 
 
 

Celem 

ćwiczenia jest zapoznanie się z enkoderami, dekoderami, transkoderami, 

multiplekserami, demultiplekserami - ich działaniem i zastosowaniem. 
 
3.2. Wprowadzenie teoretyczne: 

 
3.2.1. Enkodery. 

 

Enkoderami s

ą nazywane układy służące do przetworzenia kodu „1 z n” 

podanego na wej

ście układu w określony dwójkowy kod wyjściowy. Enkodery są 

stosowane głównie do wprowadzania informacji w postaci liczb dziesi

ętnych (np. z 

przeł

ączników 10-pozycyjnych obrotowych lub klawiszowych) do systemów cyfrowych. 

Na wyj

ściu enkodera pojawia się stan odpowiadający „numerowi” wyróżnionego 

wej

ścia, przedstawiony w żądanym kodzie dwójkowym. Przykładem scalonego kodera 

mo

że być układ 74147. Służy on do zamiany kodu "1 z 10" (z negacją) na kod  BCD 

(te

ż z negacją). Oznacza to, że wszystkie wejścia układu są w stanie logicznym 1. 

Wyró

żnienie jednego z nich oznacza podanie na to wejście stanu logicznego 0. 

Podobnie rzecz si

ę ma z kodem wyjściowym - na wyjściu otrzymamy zanegowane 

słowo w kodzie BCD (po wyró

żnieniu wejścia 3 na wyjściu otrzymamy kod: 1100 - 

zanegowan

ą 3 - 0011). Poniżej przedstawiono oznaczenie symboliczne oraz tablicę 

przej

ść kodera 74147. 

 

 

 

 
 

3.2.2. Dekodery. 

 

Dekodery s

ą układami służącymi do zamiany kodów wejściowych na kod „1 z 

n”. Oznaczenie „1 z n” oznacza, 

że w słowie wyjściowym z dekodera składającym się z 

n bitów tylko jeden bit przyjmie warto

ść 0. Przykładem dekodera jest układ 

UCY7442N. Jest to dekoder kodu BCD na kod dziesi

ętny. Na wejścia układu (A, B, C, 

D) podajemy słowo reprezentuj

ące cyfrę dziesiętną w kodzie BCD. Wyjście układu 

stanowi 10 linii (0

÷

9). Na linii o numerze równym warto

ści słowa wejściowego pojawi 

si

ę poziom logiczny 0 (w wyniku negacji na wyjściu), na pozostałych natomiast 

panowa

ć będą logiczne 1. Gdy bity słowa wejściowego tworzą kombinację zabronioną 

8
9

7

6

5

4

3

2

1

A

B

C

D

UCY74147

 

Zakodowana 

Wej

ścia 

Wyj

ścia 

liczba 

1  2  3  4  5  6  7  8  9  D  C  B  A 

0 

1  1  1  1  1  1  1  1  1  1  1  1  1 

1 

0  1  1  1  1  1  1  1  1  1  1  1  0 

2 

1  0  1  1  1  1  1  1  1  1  1  0  1 

3 

1  1  0  1  1  1  1  1  1  1  1  0  0 

4 

1  1  1  0  1  1  1  1  1  1  0  1  1 

5 

1  1  1  1  0  1  1  1  1  1  0  1  0 

6 

1  1  1  1  1  0  1  1  1  1  0  0  1 

7 

1  1  1  1  1  1  0  1  1  1  0  0  0 

8 

1  1  1  1  1  1  1  0  1  0  1  1  1 

9 

1  1  1  1  1  1  1  1  0  0  1  1  0 

Politechnika Cz

ę

stochowska

 

- 3 - 

na wszystkich wyj

ściach występuje stan 1. Poniżej przedstawiono oznaczenie 

symboliczne oraz tablic

ę działania dekodera kodu BCD na kod dziesiętny UCY7442N. 

 

 

 

 
 
 
 
 
 
 
 

3.2.3. Transkodery. 
Układy realizuj

ące zamianę jednego kodu dwójkowego na inny kod, lecz nie na 

kod „1 z n”, nazywamy transkoderami. Transkodery budowane mog

ą być przez łączenie 

wyj

ść odpowiedniego dekodera z wejściami kodera. Przykładem może być tutaj 

transkoder kodu BCD na kod siedmiosegmentowy. Kod siedmniosegmentowy jest 
specjalnym kodem słu

żącym do bezpośredniego sterowania wyświetlaczem 

siedmiosegmentowym. Układem zawieraj

ącym transkoder kodu BCD na kod 

siedmiosegmentowy jest przykładowo UCY7447N. Posiada on cztery wej

ścia (A, B, C, 

D), na które podajemy słowo kodowe oraz siedem wyj

ść do sterowania poszczególnymi 

segmentami wy

świetlacza. Ponadto układ posiada wejścia RBI i BI służące do 

wygaszania zer nieznacz

ących oraz wejście testowe LT uaktywniające wszystkie 

segmenty wy

świetlacza. Poniżej przedstawiono symbol transkodera UCY7447N, tablicę 

działania, oznaczenia segmentów oraz cyfry i znaki mo

żliwe do otrzymania na 

wy

świetlaczu. 

 

Zakodowana 

Wej

ścia 

Wyj

ścia 

liczba 

D  C  B  A  0  1  2  3  4  5  6  7  8  9 

0 

0  0  0  0  0  1  1  1  1  1  1  1  1  1 

1 

0  0  0  1  1  0  1  1  1  1  1  1  1  1 

2 

0  0  1  0  1  1  0  1  1  1  1  1  1  1 

3 

0  0  1  1  1  1  1  0  1  1  1  1  1  1 

4 

0  1  0  0  1  1  1  1  0  1  1  1  1  1 

5 

0  1  0  1  1  1  1  1  1  0  1  1  1  1 

6 

0  1  1  0  1  1  1  1  1  1  0  1  1  1 

7 

0  1  1  1  1  1  1  1  1  1  1  0  1  1 

8 

1  0  0  0  1  1  1  1  1  1  1  1  0  1 

9 

1  0  0  1  1  1  1  1  1  1  1  1  1  0 

 

1  0  1  0  1  1  1  1  1  1  1  1  1  1 

 

1  0  1  1  1  1  1  1  1  1  1  1  1  1 

Kombinacje  1  1  0  0  1  1  1  1  1  1  1  1  1  1 

zabronione 

1  1  0  1  1  1  1  1  1  1  1  1  1  1 

 

1  1  1  0  1  1  1  1  1  1  1  1  1  1 

 

1  1  1  1  1  1  1  1  1  1  1  1  1  1 

8
9

7

6

5

4

3

2

1

0

A

B

C

D

UCY7442N

 

g

f

e

d

c

b

a

A

B

C

D

UCY7447N

LT

LI

RBI

 

Politechnika Cz

ę

stochowska

 

- 4 - 

   

a

b

c

d

e

f

g

 

 
 
 
 

        

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

 

 
3.2.4. Multipleksery. 
Multiplekser jest układem umo

żliwiającym przełączanie (komutację) sygnałów 

cyfrowych. Posiada on kilka wej

ść informacyjnych, jedno wyjście, wejścia adresowe 

(steruj

ące) oraz wejście strobujące. Multiplekser służy do wybrania jednego określonego 

sygnału wej

ściowego i przełączenia go do wyjścia. Sterowanie multiplekserem polega 

na podaniu na wej

ścia sterujące numeru (w kodzie BCD) wejścia, które ma być 

poł

ączone z wyjściem. Wejście strobujące służy do zablokowania pracy multipleksera. 

W postaci układów scalonych dost

ępne są np. UCY74150N, 74151N, 74153N, 74157N. 

Rozpatrzmy przykładowo układ UCY74150N. Układ ma 16 wej

ść danych 

(D0

÷

D15), 4 wej

ścia adresowe (A

÷

D), wej

ście strobujące (S) i wyjście (W). 

Blokowanie układu nast

ępuje po podaniu poziomu 1 na wejście strobujące S. Podanie 

na wej

ście strobujące poziomu 0 powoduje działanie układu zgodnie z podaną poniżej 

tabel

ą. 

Liczba 

Wej

ścia 

Wyj

ścia 

 

D  C  B  A  a  b  c  d  e  f  g 

0 

0  0  0  0  0  0  0  0  0  0  1 

1 

0  0  0  1  1  0  0  1  1  1  1 

2 

0  0  1  0  0  0  1  0  0  1  0 

3 

0  0  1  1  0  0  0  0  1  1  0 

4 

0  1  0  0  1  0  0  1  1  0  0 

5 

0  1  0  1  0  1  0  0  1  0  0 

6 

0  1  1  0  1  1  0  0  0  0  0 

7 

0  1  1  1  0  0  0  1  1  1  1 

8 

1  0  0  0  0  0  0  0  0  0  0 

9 

1  0  0  1  0  0  0  1  1  0  0 

10 

1  0  1  0  1  1  1  0  0  1  0 

11 

1  0  1  1  1  1  0  0  1  1  0 

12 

1  1  0  0  1  0  1  1  1  0  0 

13 

1  1  0  1  0  1  1  0  1  0  0 

14 

1  1  1  0  1  1  1  0  0  0  0 

15 

1  1  1  1  1  1  1  1  1  1  1 

Politechnika Cz

ę

stochowska

 

- 5 - 

 

          
 
 
 
 
 
 

3.2.5. Demultipleksery. 

 

Demultiplekser pełni funkcj

ę odwrotną do multipleksera, a mianowicie realizuje 

funkcj

ę przełączenia sygnału z jednego wejścia na określone jedno z wielu wyjść. 

Podobnie jak multiplekser posiada wej

ścia sterujące, wejście strobujące, jedno wejście, 

a kilka wyj

ść. W postaci układów scalonych dostępne są np. układy UCY74154N, 

74155N. Poni

żej przedstawiono oznaczenie symboliczne oraz tablicę działania 

demultipleksera UCY74154N. Na wyj

ściu wybranym przez słowo adresowe pojawia się 

stan 0 tylko wtedy, gdy na obu wej

ściach G1 i G2 panuje stan 0. Wejścia G1 i G2 

mo

żna połączyć w jedno i traktować jako wejście informacyjne lub jedno z nich stanowi 

wej

ście informacyjne, drugie zaś wejście strobujące. Doprowadzenie do wejścia 

strobuj

ącego poziomu logicznego 1 powoduje zablokowanie multipleksera. Jeżeli do 

wej

ścia strobującego podamy stan logiczny 0 to układ działa według podanej poniżej 

tabeli. 

D8
D9
D10
D11
D12
D13
D14
D15

D7

D6

D5

D4

D3

D2

D1

D0

A

B

C

D

W

S

UCY74150N

 

Wej

ścia 

Wyj

ście 

Adresowe 

Strobuj

ące 

 

D 

C 

B 

A 

S 

W 

X 

X 

X 

X 

1 

1 

0 

0 

0 

0 

0 

D0

 

0 

0 

0 

1 

0 

D1

 

0 

0 

1 

0 

0 

D2

 

0 

0 

1 

1 

0 

D3

 

0 

1 

0 

0 

0 

D4

 

0 

1 

0 

1 

0 

D5

 

0 

1 

1 

0 

0 

D6

 

0 

1 

1 

1 

0 

D7

 

1 

0 

0 

0 

0 

D8

 

1 

0 

0 

1 

0 

D9

 

1 

0 

1 

0 

0 

D10

 

1 

0 

1 

1 

0 

D11

 

1 

1 

0 

0 

0 

D12

 

1 

1 

0 

1 

0 

D13

 

1 

1 

1 

0 

0 

D14

 

1 

1 

1 

1 

0 

D15

 

Politechnika Cz

ę

stochowska

 

- 6 - 

 
       

 
 

8
9
10
11
12
13
14
15

7

6

5

4

3

2

1

0

A

B

C

D

G2

G1

UCY74154N

 

Wej

ścia 

Wyj

ścia 

G1  G2  D  C  B  A  0  1  2  3  4  5  6  7  8  9  10  11  12  13  14  15 

0 

0 

0  0  0  0  0  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  0  0  1  1  0  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  0  1  0  1  1  0  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  0  1  1  1  1  1  0  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  1  0  0  1  1  1  1  0  1  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  1  0  1  1  1  1  1  1  0  1  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  1  1  0  1  1  1  1  1  1  0  1  1  1  1 

1 

1 

1 

1 

1 

0 

0 

0  1  1  1  1  1  1  1  1  1  1  0  1  1  1 

1 

1 

1 

1 

1 

0 

0 

1  0  0  0  1  1  1  1  1  1  1  1  0  1  1 

1 

1 

1 

1 

1 

0 

0 

1  0  0  1  1  1  1  1  1  1  1  1  1  0  1 

1 

1 

1 

1 

1 

0 

0 

1  0  1  0  1  1  1  1  1  1  1  1  1  1  0 

1 

1 

1 

1 

1 

0 

0 

1  0  1  1  1  1  1  1  1  1  1  1  1  1  1 

0 

1 

1 

1 

1 

0 

0 

1  1  0  0  1  1  1  1  1  1  1  1  1  1  1 

1 

0 

1 

1 

1 

0 

0 

1  1  0  1  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

0 

1 

1 

0 

0 

1  1  1  0  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

0 

1 

0 

0 

1  1  1  1  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

0 

0 

1 

X  X  X  X  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

1 

0 

X  X  X  X  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

1 

1 

X  X  X  X  1  1  1  1  1  1  1  1  1  1  1 

1 

1 

1 

1 

1 

Politechnika Cz

ę

stochowska

 

- 7 - 

3.2.6. Przykłady zastosowa

ń. 

 
 

Sterowanie matrycy 100 diod. 

Przy u

życiu dwóch dekoderów 7442 można zbudować układ sterowania matrycowego 

100 diod typu LED. Jeden z dekoderów jest sterowany sygnałami odpowiadaj

ącymi 

jednostkom, drugi za

ś dziesiątkom liczby dziesiętnej. W danej chwili świeci się tylko 

jedna dioda, tj. ta która ma na anodzie wysoki poziom napi

ęcia, a na katodzie niski.  

 

1

2

3

4

5

6

7

8

9

11

21

31

41

51

61

71

81

91

20

30

40

50

60

70

80

90

100

A

B

C

D

UCY7442N

A

B

C

D

UCY7442N

10

Jednostki

Dziesiatki

 

 
 

Linijka diodowa. 

Efektownym zastosowaniem demultipleksera jest układ sterowania diodami typu LED. 
Wej

ścia G1 i G2 są połączone z masą co powoduje, że na wybranym przez słowo 

adresowe wyj

ściu pojawia się poziom logiczny „0” i sterowana z tego wyjścia dioda 

świeci się. Przy sterowaniu cyklicznym wejść adresowych z pewną małą częstotliwością 
otrzymamy efekt przemiatania 

świecącej diody. 

 

A

B

C

D

G2

G1

UCY74154N

+5V

R

16 diod LED

 

 

Multiplekserowe przesyłanie informacji. 

Politechnika Cz

ę

stochowska

 

- 8 - 

Na poni

ższym rysunku przedstawiono multiplekserowy system przesyłania informacji 

cyfrowej zrealizowany przy pomocy 8-bitowego multipleksera i 8-bitowego 
demultipleksera. Do wej

ść adresowych obu tych układów przyłączono liczniki 

wyzwalane wspólnym sygnałem taktuj

ącym T. Liczniki zliczają cyklicznie 8 kolejnych 

impulsów taktuj

ących wyprowadzając na swe wyjścia reprezentację dwójkową liczby 

zliczonych impulsów. Po ka

żdej zmianie adresu do wyjścia multipleksera jest 

przył

ączone kolejne wejście. W demultiplekserze ten sam adres co w multiplekserze 

przył

ącza linię przesyłową do jednego określonego wyjścia. 

 

7

6

5

4

3

2

1

0

C

B

A

G2

7

6

5

4

3

2

1

0

A B C

G1

Licznik

Licznik

TAKT

C

C

Reset

Reset

 

 
 
3.3. Pytania sprawdzaj

ące: 

1. Wyja

śnić pojęcia: koder, dekoder, transkoder. 

2. Wyja

śnić działanie multipleksera i demultipleksera. 

3. Omówi

ć multipleksowane przesyłanie danych. 

 
 
 
3.4. Przebieg 

ćwiczenia: 

 
 

Stanowisko do 

ćwiczenia zostało podzielone na dwie części. 

W pierwszej cz

ęści mamy do dyspozycji: koder 74147 (z kodu „1 z 10” na kod BCD), 

dekoder 7442 (z kodu BCD na kod „1 z 10”) i transkoder 7447 (z kodu BCD na kod  
7-segmentowy). 
Natomiast w cz

ęści drugiej multiplekser 8-bitowy 74151 oraz demultiplekser 8-bitowy 

74155. Ponadto w drugiej cz

ęści dostępny jest licznik 74193 potrzebny do 

zrealizowania układu multiplekserowanego przesyłania informacji. 

Politechnika Cz

ę

stochowska

 

- 9 - 

Przeł

ączanie między obydwoma częściami układu odbywa się poprzez naciśnięcie 

przycisku WYBÓR GRUPY. Informacj

ę o tym, który układ jest aktywny daje nam 12 

dioda LED: dioda nie 

świeci - część pierwsza, dioda świeci - część druga. 

Opis pierwszej cz

ęści układu. 

Układ dekodera 7442 - wej

ścia układu (ABCD) zostały podłączone do zadajnika, 

wykorzystuj

ąc cztery ostatnie przełączniki, wyjścia natomiast podłączone bezpośrednio 

do pierwszych 10 diod LED (0

÷

9) monitoruj

ących stany tych wyjść. 

Układ kodera 74147 - wej

ścia układu przyłączone są do pierwszych 9 przełączników 

zadajnika, natomiast wyj

ścia układu (ABCD) zostały wyprowadzone na listwę krosującą 

przez cztery inwertery. Z powodu braku diod, mog

ących monitorować stany wyjść, 

wyj

ścia te w trakcie ćwiczenia będziemy łączyli z transkoderem 7447. 

Układ transkodera 7447 - wej

ścia układu (ABCD) zostały wyprowadzone na listwę 

krosuj

ącą, wyjścia (a

÷

g) poł

ączone bezpośrednio z wyświetlaczem. 

Opis drugiej cz

ęści układu. 

Układ multipleksera 74151 - wej

ścia układu (0

÷

7) poł

ączone zostały z ośmioma 

pierwszymi przeł

ącznikami zadajnika, wejścia ABC i S oraz wyjście O zostały 

wyprowadzone na listw

ę krosującą. Dodatkowo wyjście O połączone jest z diodą  8 

w celu monitorowania stanu wyj

ścia. 

Układ demultipleksera 74155 - wej

ścia ABC i G zostały wyprowadzone na listwę 

krosuj

ącą, natomiast wyjścia (0

÷

7) poł

ączono bezpośrednio z diodami LED (diody 0

÷

7) 

monitoruj

ącymi stany tych wyjść. 

W drugiej cz

ęści układu wyprowadzono dodatkowe wyjście TAKT z przełącznika 

taktuj

ącego oznaczonego TAKT, oraz dołączono licznik binarny 7493 z wejściami 

i wyj

ściami wyprowadzonymi na listwę krosującą, który będzie pomocny przy układzie 

multiplekserowego przesyłania informacji. 
 
 

Przyst

ępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ 

uniwersalny. Przed zał

ączeniem zasilania układu ustawiamy, na przełącznikach S3, 

numer 

ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie 

czołowej zamieszczonym obok nich. 
Po wł

ączeniu zasilania do pracy gotowa jest pierwsza część układu 

Politechnika Cz

ę

stochowska

 

- 10 - 

Badanie dekodera 7442. Posługuj

ąc się czterema ostatnimi przełącznikami zadajnika 

ustawiamy słowa wej

ściowe ABCD dekodera odczytując jednocześnie stany wyjść 

na diodach LED. Wyniki badania wpisujemy do podanej poni

żej tabeli. 

 

Zakodowana 

Wej

ścia 

Wyj

ścia 

liczba 

D  C  B  A  0 

1 

2 

3 

4 

5 

6 

7 

8 

9 

0 

0  0  0  0 

 

 

 

 

 

 

 

 

 

 

1 

0  0  0  1 

 

 

 

 

 

 

 

 

 

 

2 

0  0  1  0 

 

 

 

 

 

 

 

 

 

 

3 

0  0  1  1 

 

 

 

 

 

 

 

 

 

 

4 

0  1  0  0 

 

 

 

 

 

 

 

 

 

 

5 

0  1  0  1 

 

 

 

 

 

 

 

 

 

 

6 

0  1  1  0 

 

 

 

 

 

 

 

 

 

 

7 

0  1  1  1 

 

 

 

 

 

 

 

 

 

 

8 

1  0  0  0 

 

 

 

 

 

 

 

 

 

 

9 

1  0  0  1 

 

 

 

 

 

 

 

 

 

 

 

1  0  1  0 

 

 

 

 

 

 

 

 

 

 

 

1  0  1  1 

 

 

 

 

 

 

 

 

 

 

Kombinacje  1  1  0  0 

 

 

 

 

 

 

 

 

 

 

zabronione 

1  1  0  1 

 

 

 

 

 

 

 

 

 

 

 

1  1  1  0 

 

 

 

 

 

 

 

 

 

 

 

1  1  1  1 

 

 

 

 

 

 

 

 

 

 

 
Badanie transkodera 7447. Korzystaj

ąc z wyjść oznaczonych „1” i „0” zadajemy słowa 

wej

ściowe transkodera ABCD zgodnie z poniższą tabelą. Wyjścia układu połączone są 

bezpo

średnio z elementami jednej cyfry wyświetlacza LED. Dla każdego słowa 

wej

ściowego wpisujemy do tabeli symbol uzyskany na wyświetlaczu. 

 

 

D  C  B  A  D  C  B  A  D  C  B  A  D  C  B  A 

Wej

ści

a 

0 

0 

0 

0 

0 

0 

0 

1 

0 

0 

1 

0 

0 

0 

1  1 

Symbol 

 

 

 

 

Wej

ści

a 

0 

1 

0 

0 

0 

1 

0 

1 

0 

1 

1 

0 

0 

1 

1  1 

Symbol 

 

 

 

 

Wej

ści

a 

1 

0 

0 

0 

1 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1  1 

Symbol 

 

 

 

 

Wej

ści

a 

1 

1 

0 

0 

1 

1 

0 

1 

1 

1 

1 

0 

1 

1 

1 

1 

Symbol 

 

 

 

 

Politechnika Cz

ę

stochowska

 

- 11 - 

Badanie kodera 74147. Z powodu braku czterech wolnych diod wyj

ścia ABCD kodera 

nale

ży połączyć przewodami z wejściami transkodera 7447 i z jego wyjść odczytywać 

stany odpowiadaj

ące stanom wyjść ABCD kodera 74147. Aby było to poprawne 

zanegowane wyj

ścia ABCD połączone zostały przez inwertery. Z uwagi na to, że 

wej

ścia enkodera są zanegowane, stanem aktywnym jest stan 0. Na początku należy 

wi

ęc wszystkie przełączniki zadajnika wejść 1

÷

9 przeł

ączyć w stan „1”. Następnie 

przeł

ączając jeden z nich w stan „0” wyróżniamy jedno z wejść, które ma zostać 

zakodowane w kodzie BCD. Symbole odczytane z wy

świetlacza wpisujemy do 

poni

ższej tabeli. 

 

 

1  2  3  4  5  6  7  8  9  1  2  3  4  5  6  7  8  9 

Wej

ścia  1  1  1  1  1  1  1  1  1  0  1  1  1  1  1  1  1  1 

Symbol 

 

 

Wej

ścia  1  0  1  1  1  1  1  1  1  1  1  0  1  1  1  1  1  1 

Symbol 

 

 

Wej

ścia  1  1  1  0  1  1  1  1  1  1  1  1  1  0  1  1  1  1 

Symbol 

 

 

Wej

ścia  1  1  1  1  1  0  1  1  1  1  1  1  1  1  1  0  1  1 

Symbol 

 

 

Wej

ścia  1  1  1  1  1  1  1  0  1  1  1  1  1  1  1  1  1  0 

Symbol 

 

 

 
 
 

Przechodzimy do badania drugiej cz

ęści ćwiczenia. 

Aby przeł

ączyć układ należy wcisnąć przycisk WYBÓR GRUPY. Zaświecenie się 12 

diody LED oznacza przeł

ączenie się układu na część drugą ćwiczenia. 

W tej cz

ęści ćwiczenia będziemy badać działanie 8-bitowego multipleksera 74151  

i 8-bitowego demultipleksera 74155. 
Badanie multipleksera 75151. Wej

ścia multipleksera są połączone z pierwszymi 

o

śmioma przełącznikami zadajnika, za pomocą którego ustalamy jaki poziom logiczny 

b

ędzie panował na poszczególnych wejściach. Wejścia adresowe i wejście strobujące 

multipleksera zostały wyprowadzone na listw

ę krosującą. Wyjście zostało połączone z 

diod

ą LED nr 8oraz wyprowadzone na listwę krosującą.  

Politechnika Cz

ę

stochowska

 

- 12 - 

Na  wej

ście  strobujące  podajemy  stan  logiczny  „1”.  Na  wejścia  sygnałowe  podajemy 

okre

ślone  przez  nas  stany.  Na  wejścia  adresowe  podajemy  kolejne  adresy  wejść 

obserwuj

ąć jednocześnie wyjście - 8 diodę LED - i wpisując wyniki do tabeli. 

Nast

ępnie  na  wejście  strobujące  podajemy  stan  logiczny  „0”  i  ponownie  na  wejścia 

adresowe  podajemy  kolejne  adresy  wej

ść  obserwując  wyjście  i  wpisując  wyniki  do 

tabeli. 
 

Wej

ścia 

Wyj

ście 

Sygnałowe 

Adresowe 

Strobuj

ące 

 

0 

1 

2 

3 

4 

5 

6 

7 

C 

B 

A 

S 

W 

 

 

 

 

 

 

 

 

X 

X 

X 

1 

 

 

 

 

 

 

 

 

 

X 

X 

X 

1 

 

 

 

 

 

 

 

 

 

X 

X 

X 

1 

 

 

 

 

 

 

 

 

 

X 

X 

X 

1 

 

 

 

 

 

 

 

 

 

0 

0 

0 

0 

 

 

 

 

 

 

 

 

 

0 

0 

1 

0 

 

 

 

 

 

 

 

 

 

0 

1 

0 

0 

 

 

 

 

 

 

 

 

 

0 

1 

1 

0 

 

 

 

 

 

 

 

 

 

1 

0 

0 

0 

 

 

 

 

 

 

 

 

 

1 

0 

1 

0 

 

 

 

 

 

 

 

 

 

1 

1 

0 

0 

 

 

 

 

 

 

 

 

 

1 

1 

1 

0 

 

 
Badanie demultipleksera 74155. W 

ćwiczeniu przygotowany jest multiplekser 8-bitowy 

74155. Wej

ścia adresowe oraz wejście danych zostały wyprowadzone na gniazda listwy 

krosuj

ącej. Wyjścia natomiast połączono z diodami LED 0

÷

7 monitoruj

ącymi ich stany. 

Badanie demultipleksera polegało b

ędzie na przekazaniu poziomu logicznego 

wej

ściowego „1” na poszczególne wyjścia. Podawać na wejścia stany logiczne zgodnie 

z poni

ższą tabelą, natomiast stany wyjść odczytane z odpowiednich diod LED należy 

wpisa

ć do tabeli. 

 

Wej

ścia 

Wyj

ścia 

G 

C 

B 

A 

0 

1 

2 

3 

4 

5 

6 

7 

1 

0 

0 

0 

 

 

 

 

 

 

 

 

1 

0 

0 

1 

 

 

 

 

 

 

 

 

1 

0 

1 

0 

 

 

 

 

 

 

 

 

1 

0 

1 

1 

 

 

 

 

 

 

 

 

1 

1 

0 

0 

 

 

 

 

 

 

 

 

1 

1 

0 

1 

 

 

 

 

 

 

 

 

1 

1 

1 

0 

 

 

 

 

 

 

 

 

1 

1 

1 

1 

 

 

 

 

 

 

 

 

 
 

Politechnika Cz

ę

stochowska

 

- 13 - 

Multipleksowane przesyłanie danych. W celu wykorzystania multipleksowanego 
przesyłania danych nale

ży połączyć ze sobą dwa stoły w sposób jak pokazano 

na poni

ższym rysunku. 

Na stole pierwszym wykorzystano multiplekser, którego wyj

ście połączono z wejściem 

demultipleksera na stole drugim. Oba układy adresowane s

ą przez liczniki binarne 7493 

taktowane r

ęcznie wspólnym sygnałem taktującym pochodzącym z przełącznika TAKT 

na stole pierwszym i przesyłanym na stół drugi. Na stole pierwszym zadajemy okre

ślone 

stany logiczne na wej

ściach multipleksera, przełącznikiem TAKT zadajemy 8 kolejnych 

pełnych impulsów taktuj

ących. Na stole drugim spisujemy po każdym z impulsów 

taktuj

ących stany logiczne na wyjściach (diody LED). 

 

7

6

5

4

3

2

1

0

C

B

A

G2

7

6

5

4

3

2

1

0

A B C

G1

Licznik

Licznik

TAKT

C

C

Reset

Reset

 

 
 
 
3.5. Opracowanie 

ćwiczenia. 

 
1. Na podstawie symboli odczytanych z wy

świetlacza LED przy badaniu transkodera 

7447 okre

ślić poziomy logiczne na wyjściach a

÷

g, wiedz

ąc, że wyświetlacz był 

wy

świetlaczem ze wspólną anodą. 

2. Na podstawie symboli odczytanych z wy

świetlacza LED przy badaniu kodera 74147 

okre

ślić stany wyjść za inwerterami (A’B’C’D’) oraz bezpośrednio na wyjściu 

kodera (ABCD). 

3. Po badaniu multipleksowanego przesyłania danych zespoły z obu stołów porównuj

ą 

wyniki: czy słowo wysłane przez pierwszy stół równa si

ę słowu odebranemu przez 

drugi stół.  

 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

ĆWICZENIE nr 6 

 

UKŁADY ARYTMETYCZNE cz. I 

Poltechnika Cz

ęstochowska 

- 2 - 

 

1.1  Cel ćwiczenia. 

 

Celem 

ćwiczenia  jest zapoznanie się z budową i działaniem sumatorów, 

subtraktorów i komparatorów cyfrowych. 
 
 

1.2  Wprowadzenie. 

 

Układy  cyfrowe  mog

ą  przetwarzać  tylko  informację  binarną,  tj. 

dwuwarto

ściową.  Wynika  stąd  konieczność  przejścia  z  ogólnie  przyjętego 

systemu  dziesi

ętnego  na  system  binarny.  Liczby  dziesiętne  zazwyczaj 

przedstawia  si

ę  w  naturalnym  kodzie  dwójkowym,  w  kodzie  ósemkowym 

(oktalnym), szesnastkowym (heksadecymalnym) lub w kodzie BCD.  

Je

żeli przy zapisie liczby binarnej uwzględnia się znak to zapisujemy go 

w postaci  bitu  przed  najstarszym  bitem  liczby.  Liczbie  dodatniej  odpowiada  bit 
znaku  równy  0,  dla  liczby  ujemnej  równy  1.  Liczby  binarne  przedstawia  si

ę 

w zapisach: znak-moduł, uzupełnie

ń do 1 (p.-1), uzupełnień do 2 (p.). 

Liczba w postaci znak-moduł. Liczba ujemna daje si

ę łatwo przedstawić, 

je

żeli  na  najstarszej  pozycji  zostanie  umieszczony  bit  znaku  s.  Zero  oznacza 

liczb

ę  dodatnią,  a  jedynka  ujemną.  Poprawna  interpretacja  znaku  liczby  może 

nast

ąpić tylko przy stałej długości słowa. Przykład dla słowa 8-bitowego: 

+118

10 

= 0  1 1 1 0 1 1 0

2

 

- 118

10 

= 1  1 1 1 0 1 1 0

2

 

Liczba  w  postaci  uzupełnienia  do  dwóch  (two’s  complement). 

Przedstawienie  liczby  w  postaci  znak-moduł  ma  t

ę  wadę,  że  nie  ułatwia 

dodawania liczb o przeciwnych znakach. W przypadku wyst

ąpienia znaku minus 

sumator  musi  by

ć  przestawiony  na  odejmowanie.  Przy  zapisie  w  postaci 

uzupełnienia do dwóch nie jest to potrzebne. W zapisie w postaci uzupełnienia do 
dwóch  najstarszy  bit  ma  wag

ę  ujemną.  Pozostała  część  liczby  jest  normalnym 

kodem  dwójkowym.  Równie

ż  w  tym  zapisie  długość  słowa  musi  być  stała, 

aby mo

żna  było  jednoznacznie  zdefiniować  najstarszy  bit.  W  przypadku  liczby 

dodatniej  warto

ść  najstarszego  bitu  wynosi  0.  Dla  liczby  ujemnej  bit  ten  ma 

warto

ść 1, bo tylko ta pozycja ma ujemną wagę. Przykład dla słowa 8-bitowego: 

+118

10

 = 0  1 1  1 0 1 1 0 = B

N

 

- 118

10

 = 1  0 0 0  1 0 1 0 = X 

Przej

ście z liczby dodatniej na równą co do modułu liczbę ujemną jest oczywiście 

nieco trudniejsze ni

ż przy zapisie znak-moduł. Załóżmy, że liczba dwójkowa B

N

 

ma  bez  bitu  znaku  długo

ść N. Stąd waga pozycji znaku wynosi -2

N

. Liczb

ę -B

N

 

przedstawia wzór: 

 

 

-B

N

 = -2

N

 + X 

St

ąd wartość dodatniej reszty X     

X = 2

N

 - B

N

 

To wyra

żenie nosi nazwę uzupełnienia do dwóch B

N

(2)

 liczby B

N

. Mo

żna je łatwo 

wyliczy

ć  na  podstawie  B

N

.  Rozwa

żmy  największą  liczbę,  jaką  można 

przedstawi

ć  za  pomocą  N  pozycji.  Ma  ona  wartość          11111......=2

N

  -  1. 

Odejmuj

ąc  od  niej  dowolną  liczbę  dwójkową  B

N

  otrzymujemy  równie

ż  liczbę 

Poltechnika Cz

ęstochowska 

- 3 - 

dwójkow

ą, w której wszystkie bity są negacjami odpowiednich bitów B

N

. Liczba 

taka nazywa si

ę uzupełnieniem do jedności B

N

(1)

 liczby B

N

. St

ąd mamy: 

 

B

N

(1)

 = 2

N

 -1 - B

N

      i 

B

N

(2)

 = B

N

(1)

 + 1 

Zapis  liczby  dwójkowej  w  postaci  uzupełnienia  do  dwóch  otrzymujemy  wi

ęc 

przez  negacj

ę wszystkich jej pozycji oraz dodanie 1. Przykład 8-bitowej liczby 

dwójkowej w uzupełnieniu do dwóch: 
 

 

 

 

 

 

118

10

 =  

01110110 

uzupełnienie do jedno

ści   

    

10001001 

 

 

 

 

 

 

 

 

 

+ 1 

uzupełnienie do dwóch 

 

 

10001010 =  - 118

10

 

Przej

ście odwrotne: 

 

 

uzupełnienie do jedno

ści   

 

01110101 

 

 

 

 

 

 

 

 

 

+ 1 

 

 

uzupełnienie do dwóch 

 

 

01110110 =  + 118

10

 

 

Sumatory  s

ą  układami  dodającymi  dwie  liczby  binarne.  Najprostszy 

przypadek  wyst

ępuje  wówczas,  gdy  trzeba  dodać  dwie  liczby  jednobitowe. 

Aby móc zaprojektowa

ć odpowiedni układ logiczny, należy rozpatrzyć wszystkie 

mo

żliwe przypadki i utworzyć tablice funkcji logicznych. Przy dodawaniu dwóch 

liczb  jednobitowych  mog

ą  wystąpić  następujące  przypadki:  0+0=0,  0+1=1, 

1+0=1, 1+1=10. 

 

 

Je

żeli  zarówno  A,  jak  i  B  są  jedynkami,  przy  dodawaniu  występuje 

przeniesienie  do  starszej  pozycji.  Wobec  tego  sumator  musi  mie

ć dwa wyjścia: 

jedno  wyj

ście dla sumy na odpowiadającej sumatorowi pozycji i jedno wyjście 

przeniesienia do nast

ępnej pozycji. Dochodząc do tablicy prawdy przedstawionej 

na  Rys.  1.  przydzielamy  liczbom  A  i  B  zmienne  logiczne  a

i

  i  b

i

.  Przeniesienie 

oznaczmy  przez  c

i

,  a  sum

ę  jako  s

i

.  Otrzymujemy  st

ąd  funkcje  Boole`owskie 

w postaci normalnej sumy 

c

a b

i

i

i

=

 oraz 

s

a b

a b

a

b

i

i

i

i

i

i

i

=

+

= ⊕

. 

a

i

 

b

i

 

s

i

 

c

i

 

0 

0 

0 

0 

0 

1 

1 

0 

1 

0 

1 

0 

1 

1 

0 

1 

Rys. 1. Tablica prawdy półsumatora. 

 

Rys. 2. Układ półsumatora. 

Poltechnika Cz

ęstochowska 

- 4 - 

 

Przeniesienie  jest  iloczynem  zmiennych  wej

ściowych  (funkcja  AND), 

suma  za

ś  funkcją  nierównoważności  (EXOR).  Układ,  który  realizuje  te  dwie 

zale

żności, nazywamy półsumatorem (Rys. 2 ). 

 

W przypadku dodawania liczb dwójkowych wielopozycyjnych półsumator 

mo

żna  zastosować  tylko  na  najmłodszej  pozycji.  Na  wszystkich  pozostałych 

trzeba dodawa

ć nie dwa, ale trzy bity z powodu przeniesienia z młodszej pozycji. 

W  ogólnym  przypadku  dla  ka

żdego bitu jest potrzebny układ logiczny o trzech 

wej

ściach a

i

, b

i

, c

i-1

 oraz dwóch wyj

ściach s

i

 i c

i

. Układ taki nosi nazw

ę pełnego 

sumatora.  Mo

żna  go  zrealizować  w  sposób  pokazany  na  Rys.  3.  za  pomocą 

dwóch  półsumatorów.  Tablica  prawdy  pełnego  sumatora  jest  przedstawiona 
na Rys.  4.  Funkcje  Boole`owskie  s

ą  następujące 

c

a b

a c

b c

i

i

i

i

i

i

i

=

+

+

−

−

1

1

  oraz 

s

a

b

c

i

i

i

i

= ⊕ ⊕

−

1

. 

 

 

Aby  móc  dodawa

ć  dwie  wielopozycyjne  liczby  dwójkowe  potrzeba 

na ka

żdą pozycję jeden pełny sumator. Sumatory wielobitowe można podzielić na 

dwójkowe  (sumowanie  liczb  binarnych)  i  dziesi

ętne  (sumowanie  liczb 

dziesi

ętnych  kodowanych  dwójkowo).  Działanie  sumatora  może  odbywać  się 

szeregowo  (sumowane  s

ą  kolejne  bity  dodajnej  i  dodajnika)  lub  równolegle 

(wszystkie bity sumowane s

ą jednocześnie). 

 

Subtraktor jest układem realizuj

ącym odejmowanie dwu liczb binarnych. 

Subtraktor  mo

żna  nazwać  pewnym  przypadkiem  sumatora  ze  zmianą  a

i

  na 

a

i

 

w funkcji po

życzki. Układy wielobitowe subtraktorów budowane są analogicznie 

 

Rys. 3. Układ pełnego sumatora. 

Wejście 

Wyjście 

a

i

 

b

i

 

c

i-1

 

s

i

 

c

i

 

0 

0 

0 

0 

0 

0 

1 

0 

1 

0 

1 

0 

0 

1 

0 

1 

1 

0 

0 

1 

0 

0 

1 

1 

0 

0 

1 

1 

0 

1 

1 

0 

1 

0 

1 

1 

1 

1 

1 

1 

Rys. 4. Tablica prawdy pełnego sumatora.