Radioelektronik Audio-HiFi-Video 2/2001

Prosty uk³ad 

do testowania wejϾ

uk³adów cyfrowych

P

odczas prze³¹czania zestyków me-

chanicznych i elektromechanicz-

nych do³¹czonych do wejœæ uk³a-

dów elektronicznych powstaj¹ nie-

po¿¹dane sygna³y elektryczne maj¹ce cha-

rakter ci¹gów w¹skich impulsów o amplitu-

dach bliskich napiêciu zasilania. Mog¹ one

w powa¿ny sposób zak³óciæ dzia³anie urz¹-

dzeñ. Aby temu zapobiec stosuje siê na

wejœciach uk³adów specjalne obwody, które

powoduj¹, ¿e uk³ad reaguje na pierwszy

z powstaj¹cych impulsów, a pozosta³e nie-

po¿¹dane ignoruje. Do sprawdzenia odpor-

SYMULATOR DRGAÑ

ZESTYKÓW

zale¿ne od napiêcia na kondensatorze C2

i stopniowo narasta, ze sta³¹ czasow¹ zale¿-

n¹ od elementów C2 i R2. Stan logiczny

wyjœcia bramki U2A (Ex-OR) przyjmuje war-

toœæ wysok¹ jedynie wówczas, gdy stany

obu jej wejœæ s¹ ró¿ne. Poniewa¿ w chwili

doprowadzenia impulsu wyzwalaj¹cego na

wejœciu (1) bramki U2A wystêpowa³ stan ni-

ski, a na drugim wejœciu (2) nast¹pi³a zmia-

na stanu na wysoki, to na wyjœciu U2A rów-

nie¿ nast¹pi³a zmiana stanu na wysoki. Jed-

r

Z PRAKTYKI

19

noczeœnie nastêpuje ³adowanie kondensa-

tora C2 i narastanie napiêcia na wejœciu

bramki, które po osi¹gniêciu wartoœci progo-

wej powoduje zmianê stanu jej wyjœcia.

W rezultacie uzyskuje siê generacjê impul-

su prostok¹tnego o czasie trwania bliskim ilo-

czynowi C2 i R2, tutaj ok. 10 ms. W tym

czasie, napiêcie na wejœciu bramki U1B ma

wartoœæ odpowiadaj¹c¹ stanowi wysokie-

mu i s¹ stworzone warunki do generacji im-

pulsów w generatorze wyzwalanym utworzo-

nym z elementów U1B, C3 i R3. Czas trwa-

nia jest zale¿ny od C3 i R3, s¹ generowane

impulsy o czasie trwania ok. 1 ms. Inne sze-

rokoœci impulsów i czasy trwania ich pacz-

ki mo¿na uzyskaæ stosuj¹c inne wartoœci

elementów C2, R2, C3 i R3. 

Ostatnim stopniem symulatora jest bramka

U2B, na której wyjœciu uzyskuje siê sygna-

³y testowe – symuluj¹ce drgania zestyków.

Wystêpuj¹ one przez ok. 10 ms po zainicjo-

waniu sygna³em wyzwalaj¹cym, zarówno

przy sygna³ach opadaj¹cych jak i narasta-

j¹cych. 

Na rys. 3 przedstawiono p³ytkê drukowan¹

uk³adu, a na rys. 4 rozmieszczenie elemen-

tów. Do budowy modelu symulatora za-

k³óceñ wykorzystano uk³ady scalone CMOS

serii 74 HC, ale mog¹ byæ u¿yte uk³ady in-

nych rodzin CMOS, a nawet uk³ady TTL.

Nale¿y jedynie uwzglêdniæ, ¿e uk³ady TTL

nie toleruj¹ tak du¿ych rezystancji i nale¿y

je wyraŸnie zmniejszyæ przy jednoczesnym

proporcjonalnym powiêkszeniu pojemnoœci

u¿ytych kondensatorów. 

(cr)

n

Rys. 3. P³ytka drukowana symulatora drgañ 

zestyków (skala 1:1)

Rys. 4. Rozmieszczenie elementów na p³ytce 

drukowanej symulatora drgañ zestyków

noœci wejœcia uk³adu cyfrowego na dzia³anie

impulsów wielokrotnych stosuje siê uk³ady,

które po doprowadzeniu sygna³u wyzwala-

j¹cego generuj¹ paczkê kilku lub kilkuna-

stu impulsów o amplitudzie równej napiêciu

zasilania badanego uk³adu.

Uk³ad przedstawiony na rys. 1 symuluje sy-

gna³y powstaj¹ce w wyniku drgañ zestyków

mechanicznych, zarówno przy ich zamyka-

niu jak i otwieraniu. Na rys. 2 przedstawio-

no przebiegi wystêpuj¹ce w uk³adzie. Sygna-

³em wejœciowym mo¿e byæ sygna³ o pozio-

mie wg standardu TTL, o stanie niskim lub

wysokim. 

W stanie spoczynkowym, na wejœciu uk³adu

(wejœcia bramki U1A) wystêpuje stan logicz-

ny wymuszony przez obwód do³¹czony do

wejœcia uk³adu (We), tutaj jest to stan wyso-

ki. Zmiana stanu wejœcia z wysokiego pozio-

mu logicznego na niski powoduje odwrotn¹

zmianê stanu logicznego na wyjœciu i jedno-

czeœnie na jednym z wejœæ (2) bramki U2A.

Napiêcie na drugim wejœciu tej bramki (1) jest

Rys. 1. Schemat symulatora drgañ zestyków

Rys. 2. Przebiegi w uk³adzie wg rys. 1