PODSTAWY STEROWANIA
LOGICZNEGO
PROJEKT
Temat 1: Sumator 8 - bitowy z wejściem szeregowym i
wyjściem równoległym
Wykonali:
Konrad Syrek
Jarosław Szewczyk
Paweł Pustuła
PODSTAWY STEROWANIA
LOGICZNEGO
PROJEKT
Temat 1: Sumator 8 - bitowy z wejściem szeregowym i
wyjściem równoległym
Wykonali:
Konrad Syrek
Jarosław Szewczyk
Paweł Pustuła
1
1.
Wstęp
Celem projektu było opracowanie układu 8-bitowego sumatora o szeregowym wprowadzaniu danych
(składników) i równoległym wyjściu sumy. Składniki podawane są nadejście układu szeregowo od
najmłodszego bitu. Symulacja układu zaprojektowanego sumatora została wykonana w programie
Digital Works.
2.
Funkcjonalny schemat blokowy i opis idei działania układu
2.1.
Schemat blokowy zaprojektowanego układu sumatora 8-bitowego
Poniższy rysunek przedstawia schemat blokowy zaprojektowanego sumatora 8-bitowego:
Schemat blokowy sumatora 8-bitowego:
2
2.2.
Symbole sygnałów na schemacie blokowym sumatora
W Tabeli 1 zostały objaśnione co oznaczają poszczególne symbole sygnałów przedstawione na
schemacie blokowym zaprojektowanego sumatora 8-bitowego:
Sygnały wejściowe i wyjściowe sumatora:
Symbol sygnału
Sygnał
wejściowy/wyjściowy
Opis sygnału
D1
We
Pierwszy składnik sumy wprowadzany od najmłodszego bitu
D2
We
Drugi składnik sumy wprowadzany od najmłodszego bitu
ADD
We
Start dodawania
Clk
We
Zegar
Y0-Y7
Wy
Wyjścia sumy – 8 bitów
CO
Wy
Przeniesienie (wyjściowe)
BUSY
Wy
Aktywność („1”) oznacza, że układ jest w trakcie dodawania
2.3.
Idea działania sumatora
Poniższe przebiegi czasowe na wejściach i wyjściach układu sumatora ilustrują zasadę działania
projektowanego układu:
Przebiegi czasowe na wejściach i wyjściach sumatora:
3
Do zaprojektowanego układu sumatora 8-bitowego z wejściem szeregowym i wyjściem równoległym
doprowadzane są cztery sygnały wejściowe. Sygnały D1 i D2 są to składniki operacji dodawania.
Każdy z nich zawiera 8-bitów wprowadzanych szeregowo od najmłodszego bitu. Cykl sumowania tych
dwóch sygnałów rozpoczyna się po wykryciu narastającego zbocza sygnału ADD, który powoduje, że
dane wejściowe (kolejne bity sygnałów D1 i D2) są czytane bit po bicie kolejnymi narastającymi
zboczami sygnału zegara (Clk) bezpośrednio po narastającym zboczu sygnału ADD (sygnał ADD ma
częstotliwość 2 razy mniejszą niż sygnał zegara Clk). Narastające zbocze sygnału ADD powoduje
ustawienie stanu 1 na wyjściu BUSY co oznacza, że układ jest w trakcie procesu dodawania danych
wejściowych. Po wykonaniu operacji sumowania na wyjściu BUSY pojawia się stan 0 oznaczający
pojawienie się na wyjściach Y0-Y7 bitów wyniku sumy oraz bitu przeniesienia na wyjściu CO. Podczas
gdy sygnał BUSY=1 układ sumatora nie reaguje na kolejne narastające zbocza sygnału ADD (nie jest
rozpoczynany kolejny cykl dodawania).
3.
Analiza i schemat ideowy układu sumatora 8-bitowego
3.1.
Schemat ideowy układu
Schemat ideowy układu sumatora 8-bitowego znajduje się w załączniku 1.
3.2.
Budowa i zasada działania zaprojektowanego w programie symulacyjnym sumatora
8-bitowego
Zaprojektowany układ sumatora 8-bitowego zawiera w swojej strukturze bloki składające się z
przerzutników i bramek spełniające określone funkcje w układzie.
Z zadajnika stanów logicznych Sequence podawany jest ciąg 8 bitów na wejścia D1 oraz D2.
Narastające zbocze sygnału startu dodawania ADD powoduje rozpoczęcie (przy następnym
narastającym zboczu sygnału zegara Clock) wprowadzania danych wejściowych bit po bicie na rejestr
przesuwający (dla każdego wejścia osobny osoby rejestr). Bity wprowadzane są kolejnymi ośmioma
narastającymi zboczami sygnału Clock.
Rejestr przesuwający składa się z 8 przerzutników synchronicznych typu D o wyzwalaniu zboczem
narastającym. Jest to rejestr szeregowo-równoległy (SIPO - Single In Parallel Out) umożliwiający
szeregowe wprowadzanie danych i równoległe ich wyprowadzanie. Kolejne takty zegara od chwili
załączenia wejścia ADD są liczone w liczniku modulo 8, składającym się z 3 przerzutników
synchronicznych typu JK o wyzwalaniu zboczem opadającym. W chwili z zmiany stanu na wyjściach
(
,
,
) licznika z 111 na 000 (8 taktów zegara) w na wyjściu układu wyzwalającego składającym
się z 3 bramek logicznych NOT oraz bramki AND (pełni on funkcję układu różniczkującego) pojawia się
krótki impuls (zmiana stanu z 0 na 1) , którego czas zależy od opóźnienia wnoszonego przez
szeregowo połączone bramki NOT. Impuls ten powoduje ustawienie w stan 1 wejścia C (wejście
zegarowe CLOCK) ośmiu przerzutników D typu latch (zatrzask) tworzących równoległy rejestr 8-
bitowy. Ustawione na 1 wejście C powoduje wprowadzenie bitów aktualnie znajdujących się w
rejestrze przesuwającym. Bity zostają więc wprowadzone do rejestru równoległego. Ponieważ impuls
z układu wyzwalającego był krótki następuje zmian stanu na wejściu zegarowym przerzutników typu
D latch ze stanu 1 na 0 co powoduje zatrzaśnięcie stanu wyjść Q przerzutników na wpisaną już
wartość. Stan na wyjściu tych przerzutników nie zmienia się pomimo dalszego wprowadzania bitów
na rejestr przesuwający.
4
W momencie pojawienia się bitów słowa wejściowego na wyjściach przerzutników w 8-bitowym
rejestrze równoległym, sygnał z tych wyjść podawany jest na wejścia A oraz B sumatorów 1-bitowych
(na blok sumatora odpowiednio do wagi danego bitu) tworzących 8-bitowy sumator równoległy z
przeniesieniami szeregowymi. 8-bitowy sumator równoległy (równoległe wprowadzanie danych
wejściowych) z przeniesieniami szeregowymi składa się z 8 bloków sumatorów 1-bitowych
połączonych kaskadowo (połączone są wejścia odpowiedzialne za przeniesienia). Właściwa operacja
dodawania sygnałów wejściowych wykonywana jest w tej części układu. Z każdego z wyjść sumatora
(
0 ÷ 7) sygnał dołączony jest do wejść wyświetlacza, gdzie wynik wyświetlany jest w systemie
dziesiętnym. Na wyświetlacz zostaje podany także sygnał z wyjścia przeniesienia CO (który jest bitem
przeniesienia z 1-bitowego sumatora o najstarszej pozycji) co umożliwia poprawne wyświetlanie
wyniku. Wyjście BUSY jest ustawiane w stan 1 w wyniku pojawienia się pierwszego narastającego
zbocza sygnału ADD. Kolejne narastające zbocza tego sygnału są ignorowane. Zmiana stanu wyjścia
BUSY ma miejsce dopiero po wpisaniu do 8-bitowego rejestru wszystkich danych wejściowych z wejść
D1 i D2. Do ustawiania stanów na wyjściu BUSY służy układ składający się z 3 bramek NOT, układu
wyzwalającego (przerzutnik D o wyzwalaniu zboczem narastającym posiadający także asynchroniczne
wejścia informacyjne SET i RESET aktywne stanem 0, oraz bramka NOT) oraz przerzutnika
synchronicznego typu D latch.
3.3.
Analiza poszczególnych elementów układu
3.3.1.
Blok sumatora 1-bitowego
Sumator ten składa się z trzech wejść i dwóch wyjść:
•
Wejścia:
− pierwsza dodawana liczba - bity sygnału wejściowego D1
− druga dodawana liczba – bity sygnału wejściowego D2
ିଵ
− przeniesienie z poprzedniej pozycji
•
Wyjścia:
− wynik dodawania
− przeniesienie
5
a)
Tablica prawdy sumatora 1-bitowego
W celu zaprojektowania tego bloku sporządzona została tablica prawdy funkcji wykonywanej przez
sumator 1-bitowy:
Tablica prawdy sumatora 1-bitowego:
ି
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
Gdzie:
− pierwsza dodawana liczba (D1)
− druga dodawana liczba (D2)
ିଵ
− przeniesienie z poprzedniej pozycji
− wynik dodawania
− przeniesienie
b)
Minimalizacja funkcji wyniku i przeniesienia
Aby zrealizować funkcje wyniku dodawania
oraz przeniesienia
na bramkach logicznych należy
dokonać minimalizacji tych funkcji. Możemy tego dokonać przy pomocy tablicy Karanugh’a.
•
Minimalizacja funkcji wyniku dodawania
Tablica Karnaugh’a:
=
̅
ିଵ
⊕
+
ିଵ
⨀
= ̅
ିଵ
⊕
+
ିଵ
ప
⊕
ప
=
ିଵ
⨁
⨁
6
•
Minimalizacja funkcji przeniesienia
Tablica Karnaugh’a:
=
+
ିଵ
+
ିଵ
=
+ (
+
)
ିଵ
c)
Przekształcenie funkcji wyniku dodawania oraz przeniesienia do postaci dwóch
półsumatorów
Układ sumatora 1-bitowego można przekształcić do układu dwóch identycznych półsumatorów
(układów o dwóch wejściach i dwóch wyjściach)
Schemat blokowy sumatora o 3 wejściach i 2 wyjściach złożonego z 2 półsumatorów
7
•
Funkcja
′
ᇱ
=
ଵ
(
,
)
Tablica prawdy:
ᇱ
0
0
0
0
1
0
1
0
0
1
1
1
Tak więc funkcja
′ jest wyrażona jest zależnością:
ᇱ
=
•
Funkcja
′
ᇱ
=
ଶ
(
,
)
Tablica prawdy:
ᇱ
0
0
0
0
1
1
1
0
1
1
1
0
Funkcja
′ jest wyrażona jest zależnością:
ᇱ
=
+
̅
=
⊕
8
•
Blok półsumatora zrealizowany na bramkach logicznych:
•
Funkcja
′′
ᇱᇱ
=
ଵ
(
ᇱ
,
ିଵ
)
Tablica prawdy:
′
ି
ᇱᇱ
0
0
0
0
1
0
1
0
0
1
1
1
Funkcja
′′ jest wyrażona jest zależnością:
ᇱᇱ
=
′
ିଵ
•
Funkcja
′′
ᇱᇱ
=
ଶ
(
ᇱ
,
ିଵ
)
Tablica prawdy:
′
ି
ᇱᇱ
0
0
0
0
1
1
1
0
1
1
1
0
Tak więc funkcja
′′ jest wyrażona jest zależnością:
ᇱᇱ
=
′
̅
ିଵ
+
̅
′
ିଵ
=
′ ⊕
ିଵ
9
•
Blok półsumatora zrealizowany na bramkach logicznych:
Ostatecznie otrzymujemy następujące funkcje wyniku
i przeniesienia
:
•
Funkcja realizująca wynik dodawania
=
ᇱᇱ
=
ᇱ
⊕
ିଵ
= (
⊕
) ⊕
ିଵ
•
Funkcja realizująca przeniesienie
=
ᇱ
+
ᇱᇱ
=
+
ᇱ
ିଵ
=
+ (
⊕
)
ିଵ
d)
Realizacja bloku sumatora 1-bitowego na bramkach logicznych
Schemat bloku sumatora 1-bitowego zrealizowanego na bramkach logicznych:
Gdzie:
− pierwsza dodawana liczba
− druga dodawana liczba
ିଵ
− przeniesienie z poprzedniej pozycji
− wynik dodawania
− przeniesienie
10
Posiadając zaprojektowaną część kombinacyjną układu (w postaci bloków sumatora zrealizowanych
na bramkach logicznych) można przystąpić do projektowania części sekwencyjnej układu, gdzie do
budowy rejestrów, liczników zastosowane zostały przerzutniki synchroniczne.
3.3.2.
Rejestr równoległy 8-bitowy
Rejestr równoległy 8-bitowy składa się z 8 przerzutników D latch (wyzwalanych poziomem). Do
wejścia danych D (Data) doprowadzone zostały wyjścia przerzutników D (wyzwalanych zboczem
narastającym) tworzących 8-bitowy rejestr przesuwny:
Schemat rejestru równoległego:
Gdzie:
0 ÷ 7 – bity sygnału wejściowego (stan wyjść rejestru przesuwnego) – numer bitu oznacza jego
wagę.
0 ÷ 7 – stany wyjść przerzutników D (przesyłane na wejścia sumatorów)
Rejestr równoległy 8-bitowy służy w projektowanym przez nas układzie do przechowywania stanu
wyjść rejestru przesuwnego (czyli stanu bitów sygnału wejściowego po ośmiu taktach zegara). Dane
wprowadzane są równolegle i tak samo się je odczytuje. Zasadę działania wykorzystanego rejestru
równoległego można objaśnić na podstawie analizy przerzutnika D latch – tablicy przejść, tablicy
wzbudzeń, grafu przejść.
Symbol przerzutnika D latch (zatrzask):
11
Gdzie:
D- wejście danych (Data)
C – wejście zegarowe (Clock)
Q – wyjście przerzutnika
- zanegowane wyjście przerzutnika
•
Budowa przerzutnika D latch
•
Tablica przejść przerzutnika D latch
D
Q
0
1
0
0
1
1
0
1
Minimalizując funkcję
ା
otrzymujemy równość:
ା
=
•
Tablica wzbudzeń przerzutnika D latch
ା
0
0
0
0
1
0
1
0
1
1
1
1
12
Gdzie:
– stan na wejściu Data przerzutnika w chwili obecnej
− aktualny stan na wyjściu Q przerzutnika
ା
− stan na wyjściu Q przerzutnika ustawiany w chwili kolejnego impulsu synchronizującego
•
Przykładowy przebieg czasowy objaśniający zasadę działania przerzutnika D latch
•
Graf przejść przerzutnika D latch
Działanie przerzutnika jest więc następujące:
Dopóki na wejściu zegarowym jest stan wysoki „1” sygnał z wejścia D bezpośrednio oddziałuje na
wyjście (Q=D). Jeżeli na wejściu zegarowym jest stan niski „0” to wyjście Q jest w takim stanie, w
jakim było wejście D w chwili zmiany sygnału zegarowego z 1 na 0 (dlatego przerzutnik nazywany jest
zatrzaskowym) .
W przypadku naszego rejestru równoległego sygnał podawany na wejście D jest sygnałem
wyjściowym przerzutników z rejestru przesuwnego SIPO. Na wejście zegarowe C dołączony jest
sygnał z wyjścia układu wyzwalającego:
13
•
Układ wyzwalający rejestr równoległy 8-bitowy
Schemat układu wyzwalającego:
Gdzie:
,
,
− wyjścia licznika modulo 8 (
– najmłodszy bit)
X- wejście układu wyzwalającego
Y- wyjście układu wyzwalającego
A – opóźniony (przez bramki NOT) sygnał wejściowy
Przebieg czasowy tego układu objaśnia jego zasadę działania:
Krótki impuls zmieniający stan wyjścia układu z 0 na 1 pojawia się w wyniku opóźnienia wnoszonego
przez szeregowo połączone bramki NOT.
14
•
Tablica prawdy dla układu wyzwalającego:
ࢉ
X
A
Y
0
0
0
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
1
1
1
0
0
1
0
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
1
1
0
= 0
ାଵ
= 1
0
0
0
0
0
1
= 1
ାଵ
= 0
1
0
Gdzie:
,
,
− wyjścia licznika modulo 8 (
– najmłodszy bit)
X- wejście układu wyzwalającego
Y- wyjście układu wyzwalającego
A – opóźniony (przez bramki NOT) sygnał wejściowy bramki AND
- stan na wejściu A w chwili zmiany stanu wejścia X
ାଵ
- stan na wejściu A w chwili następnej (ustalenie się stanu właściwą wartość)
Tak więc w chwili zmiany stanu sygnału X z 0 na 1 na wyjściu Y pojawia się krótki impuls (dodatni)
trwający do czasu zmiany stanu sygnału A z 1 na 0. Ponieważ sygnał wyjściowy Y doprowadzony jest
do wejścia zegarowego to jego chwilowa zmiana z 0 na 1 i ponownie z 1 na 0 powoduje zatrzask
przerzutników. Wtedy stan na wyjściu przerzutników w rejestrze równoległym jest taki jak po ośmiu
taktach zegara. Możemy zapisać tablicę prawdy przerzutnika D latch wchodzącego w skład rejestru
równoległego uwzględniającą sygnał z układu wyzwalającego:
15
•
Tablica prawdy przerzutnika D latch
C
(Clock)
ା
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
Na wejściu zegarowym C przerzutników D latch w zastosowanym rejestrze równoległym stan 1
występuje tylko w chwili wygenerowania impulsu przez układ wyzwalający. W pozostałych chwilach
na wejście zegarowym panuje stan 0.
3.3.3.
Licznik modulo 8
Licznik modulo 8 został zbudowany z trzech przerzutników synchronicznych JK o wyzwalaniu zboczem
opadającym.
Symbol przerzutnika JK o wyzwalaniu zboczem opadającym:
Gdzie:
J,K – wejścia informacyjne
C- wejście zegarowe
Q – wyjście przerzutnika
− zanegowane wyjście przerzutnika
16
•
Schemat licznika modulo 8
Wejść informacyjne J i K ustawione są w stan równy 1. Przerzutniki połączone są w ten sposób, że
wyjścia Q przerzutników połączone są z wejściem zegarowym przerzutnika na starszej pozycji.
•
Tablica przejść przerzutnika JK w układzie tablicy Karnaugha
Gdzie:
J – wejście ustawiające (w stan 1)
K – wejście kasujące (ustawia w stan 0)
− aktualny stan na wyjściu Q przerzutnika
ା
− stan na wyjściu Q przerzutnika ustawiany w chwili kolejnego impulsu synchronizującego
Po minimalizacji funkcji realizowanej przez przerzutnik JK otrzymujemy następującą równość:
ା
=
+
17
•
Tablica przejść przerzutnika JK
ା
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
•
Tablica wzbudzeń przerzutnika JK
ା
0
−
0
0
1
−
0
1
−
1
1
0
−
0
1
1
Gdzie:
– oznacza stan dowolny (0 lub 1)
18
•
Przebiegi czasowe licznika modulo 8
Na podstawie przebiegów czasowych licznika modulo 8 możemy sprawdzić poprawność jego
działania z tablicą stanów licznika:
Numer taktu
zegara Clk
(wynik dziesiętnie)
0
0
0
0
1
0
0
1
2
0
1
0
3
0
1
1
4
1
0
0
5
1
0
1
6
1
1
0
7
1
1
1
Gdzie:
− wyjście o wadze 2
− wyjście o wadze 2
ଵ
− wyjście o wadze 2
ଶ
19
3.3.4.
Rejestr przesuwny 8-bitowy (szeregowo-równoległy SIPO)
Rejestr szeregowo-równoległy SIPO służy do przesuwania informacji wejściowej wpisywanej do
przerzutników od najmłodszych bitów. Składa się z 8 przerzutników synchronicznych D o wyzwalaniu
zboczem narastającym.
Schemat rejestru szeregowo-równoległego 8-bitowego SIPO
Gdzie:
0 ÷ 7 – stany wyjść przerzutników D (przesyłane na wejścia przerzutników rejestru równoległego)
Oprócz przerzutników D tworzących rejestr, do wejścia przerzutnika na najstarszej pozycji dołączony
jest układ sterowania (składający się z wejścia ADD, przerzutnika D latch oraz bramki AND) mający za
zadanie rozpoczęcie wpisywania informacji wejściowej do rejestru wraz z pierwszym narastającym
zboczem sygnału z wejścia ADD.
Symbol przerzutnika D o wyzwalaniu zboczem narastającym:
Gdzie:
D – wejście danych (informacyjne)
C- wejście zegarowe
Q – wyjście przerzutnika
− zanegowane wyjście przerzutnika
20
•
Tablica przejść przerzutnika D
ା
0
0
0
0
1
0
1
0
1
1
1
1
•
Tablica przejść w układzie tablicy Karnaugh’a
Gdzie:
– stan na wejściu danych przerzutnika w chwili obecnej
− aktualny stan na wyjściu Q przerzutnika
ା
− stan na wyjściu Q przerzutnika ustawiany w chwili kolejnego impulsu synchronizującego
Minimalizując funkcję
ା
otrzymujemy równość:
ା
=
D
Q
0
1
0
0
1
1
0
1
21
•
Tablica wzbudzeń przerzutnika D
ା
0
0
0
0
1
0
1
0
1
1
1
1
•
Graf przejść przerzutnika D
•
Wprowadzanie do rejestru szeregowo słowa wejściowego, bit po bicie w kolejnych taktach
zegara (od najmłodszego bitu)
22
•
Przebiegi czasowe 8-bitowego rejestru przesuwnego SIPO
Na wejście rejestru został podany następujący ciąg bitów („1” jest najmłodszym bitem
wprowadzanym jako pierwszy): 00000001
Jak widać na podstawie powyższych przebiegów najmłodszy bit zostaje wpisany na wyjście
po
ośmiu taktach zegara i wtedy też zadany ciąg bitów na poszczególnych wyjściach przyjmuje
odpowiednie wartości (dla ósmego taktu zegara pozostałe wyjścia ustawione w stan 0).
Na podstawie tych przebiegów czasowych można sporządzić dla rejestru SIPO tabelę stanów na
poszczególnych wyjściach (przy wprowadzeniu ciągu bitów: 00000001):
Numer
taktu
zegara
Dane
wejściowe
ૠ
0
1
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
2
0
0
0
1
0
0
0
0
0
3
0
0
0
0
1
0
0
0
0
4
0
0
0
0
0
1
0
0
0
5
0
0
0
0
0
0
1
0
0
6
0
0
0
0
0
0
0
1
0
7
0
0
0
0
0
0
0
0
1
23
3.3.5.
Układ sterowania wyjściem BUSY
Układ ten składa się z następujących elementów:
układu wyzwalającego, w skład którego wchodzi przerzutnik synchroniczny typu D o
wyzwalaniu narastającym zboczem oraz bramka NOT
przerzutnika synchronicznego typu D latch
3 bramek NOT opóźniających sygnał ADD
•
Schemat układu sterowania wyjściem BUSY
•
Układ wyzwalający
Układ wyzwalający został zbudowany z wykorzystaniem przerzutnika synchronicznego typu D o
wyzwalaniu zboczem narastającym (posiada również wejście RESET i SET aktywne stanem niskim). Do
wejścia danych D dołączony jest wysoki, a na wejście zegarowe zanegowany w bramce NAND
iloczyn stanów na wyjściach licznika modulo 8. Sygnał wyjściowy układu pobierany jest z wyjścia Q, a
stan wyjścia Q ustawiany jest na 0 przy pomocy bramki NOT i wejścia asynchronicznego RESET.
Schemat układu wyzwalającego:
24
Zasadę działania tego układu wyjaśniają przebiegi czasowe:
Zmiana stanu z 0 na 1 na wejściu X powoduje wygenerowanie na wyjściu Y trwającego krótko
dodatniego impulsu co skutkuje ustawienie na czas trwania impulsu wejścia zegarowego C
przerzutnika D latch. Wtedy też wpisywana jest wartość z wejścia danych przerzutnika D latch. Po
powrocie ze stanu 1 na 0 na wyjściu Y przerzutnik D latch zatrzaskuje na wyjściu Q wpisaną przed
chwilą wartość. Poniższe przebiegi czasowe pokazują stan na wyjściu BUSY w zależności od stanu
wejścia ADD oraz wejścia zegarowego Clock.
•
Przebiegi czasowe dla układu sterowania wyjściem BUSY
Narastające zbocze wejścia ADD powoduje ustawienie wyjścia BUSY w stan 1. W tym czasie pomimo
kolejnych narastających zboczy sygnału ADD wyjście BUSY pozostaje ustawione na stan 1 do
momentu wpisania na wyjścia rejestru równoległego danych wejściowych (czyli przez 8 taktów
zegara). Po odliczeniu przez licznik ósmego taktu zegara wyjście BUSY jest zerowane.
25
4.
Przebiegi czasowe w zaprojektowanym układzie
Poniżej zostały przedstawione przebiegi czasowe na wejściach i wyjściach sumatora po podaniu
następujących sygnałów wejściowych:
D1=11101111 (w systemie dziesiętnym 239)
D2=10001101 (w systemie dziesiętnym 141)
Wynik dodawania na wyjściach Y0-Y7 oraz wyjściu przeniesienia jest następujący:
CO
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
1
0
1
1
1
1
1
0
0
W systemie dziesiętnym wartość ta jest równa 380.
Przebiegi czasowe zaprojektowanego sumatora 8-bitowego
Otrzymane przebiegi sygnałów wejściowych i wyjściowych są zgodne z oczekiwanymi przez nas
założonymi wartościami.
26
BIBLIOGRAFIA
1. J.Kalisz: „Podstawy Elektroniki Cyfrowej”
2. W. Głocki: „Układy cyfrowe”
3. C.Zieliński: „Podstawy projektowania układów cyfrowych”