ĆWICZENIE nr 1
PODSTAWOWE FUNKCJE
LOGICZNE
ĆWICZENIE nr 1
PODSTAWOWE FUNKCJE
LOGICZNE
Politechnika Cz
ę
stochowska
- 2 -
1.1 Cel
ć
wiczenia:
Celem
ćwiczenia jest zapoznanie się z podstawowymi bramkami logicznymi.
W
ćwiczeniu należy wyznaczyć tablice przejść wszystkich badanych bramek
logicznych.
Druga cz
ęść ćwiczenia polega na złożeniu z dostępnych bramek prostego układu
logicznego i wyznaczenie dla niego tablicy przej
ść.
1.2 Wprowadzenie teoretyczne:
1.2.1 Poziomy logiczne.
Wszystkie układy standardu TTL zasilane s
ą napięciem o wartości +5V z
tolerancj
ą
±
0,25 V. Przekroczenie podanego zakresu mo
że spowodować uszkodzenie
układu - za du
ża wartość napięcia, lub jego błędne działanie - za niska wartość napięcia.
Sygnały w technice cyfrowej przybieraj
ą jedną z dwóch dozwolonych wartości
napi
ęcia: 0 V (logiczne zero) lub +5 V (logiczna jedynka). Niewielkie odchylenia napięć
nie powoduj
ą błędów. W praktyce określa się dwa przedziały, w których mogą
znajdowa
ć się wartości napięć odpowiadające poziomom logicznym 0 i 1. Dla układów
scalonych serii UCY74 przedziały te s
ą następujące:
- warto
ść logiczna 0 - napięcia z zakresu -0.5 V
÷
+0,8 V,
- warto
ść logiczna 1 - napięcia z zakresu +2 V
÷
+5.5 V.
Doprowadzenie do wej
ść układów napięć innych niż podane wyżej powoduje
bł
ędne działanie lub uszkodzenie układu. Praktycznie w układach pojawiają się napięcia
w zakresach:
- warto
ść logiczna 0 - napięcia z zakresu 0 V
÷
+0,4 V,
- warto
ść logiczna 1 - napięcia z zakresu +2.4 V
÷
+5 V.
Dzi
ęki temu uzyskuje się większą odporność układów na zakłócenia i szumy.
1.2.2 Rodzaje bramek. Parametry elektryczne.
Głównym przeznaczeniem bramek logicznych jest realizacja układów
obliczaj
ących funkcje logiczne. Do podstawowych bramek logicznych należą trzy
bramki AND, OR i NOT. Za pomoc
ą tych trzech bramek można zbudować pozostałe
bramki pochodne oraz dowolny układ logiczny. Mimo tego produkuje si
ę znacznie
wi
ęcej rodzajów bramek. Różnią się one między sobą liczbą wejść, realizowaną funkcją
i parametrami elektrycznymi.
Jednym z parametrów elektrycznych bramek jest obci
ążalność. Parametr ten mówi
nam o tym ile wej
ść może być wysterowanych przez jedno wyjście. Liczba ta wynika z
obci
ążalności prądowej wyjścia i prądów wejściowych. Typowa obciążalność jest równa
10.
Innym parametrem bramek jest czas propagacji bramki okre
ślający szybkość
działania bramki. Typowy czas opó
źnienia zbocza opadającego (przejście z 1 na 0)
wynosi 7 ns, za
ś zbocza narastającego (przejście z 0 na 1) - 11 ns. Wpływ szybkości
narastania i opadania zboczy sygnału steruj
ącego na pracę bramki występuje dlatego,
że przez pewien czas napięcie na wejściu ma nieokreślony poziom pośredni między 0 i
1. W tym czasie na wyj
ściu pojawi się również poziom nieokreślony, a nawet mogą
Politechnika Cz
ę
stochowska
- 3 -
wyst
ąpić oscylacje. Dlatego też zaleca się, aby czasy narastania i opadania sygnałów
steruj
ących wejścia trwały krócej niż 1
µ
s.
Zasady ł
ączenia wejść i wyjść:
•
wej
ścia układów można łączyć bezpośrednio z wyjściami innych, przy czym
do jednego wyj
ścia można przyłączyć nie więcej jak 10 wejść,
•
wej
ścia układów można zwierać do masy i do +5V,
•
wej
ścia układów można łączyć ze sobą,
•
nie wolno ł
ączyć wyjść układów z +5V i masą,
•
nie wolno ł
ączyć wyjść układów ze sobą, chyba, że wyjścia są typu otwarty
kolektor lub trójstanowe.
•
wolne wej
ścia należy łączyć z masą lub +5V, tak aby nie zakłóciło to pracy
układu (nie wolno pozostawia
ć ich „w powietrzu” ze względu na wrażliwość
na zakłócenia).
1.2.3 Opisy poszczególnych bramek logicznych.
Inwerter - bramka ta odwraca sygnał podany na jej wej
ście. Symbol inwertera i
tablic
ę przejść pokazano poniżej. Jak można zauważyć, poziomy napięć na wyjściu i na
wej
ściu są zawsze odwrotne.
A
Q
A
Q
1
0
0
1
AND - jest to bramka, w której na jej wyj
ściu pojawia się logiczna 1 tylko wtedy,
gdy na wszystkich jej wej
ściach występują poziomy logiczne 1. Bramki wejściowe
AND mog
ą mieć dwa, trzy lub więcej wejść, zależnie od tego ile zmiennych
wej
ściowych ma być ze sobą skojarzonych przez tzw. iloczyn logiczny. Poniżej
przedstawiono symbole i tabele przej
ść dla dwuwejściowej i trójwejściowej bramki
AND.
A
Q
B
A
B
Q
1
1
1
1
0
0
0
1
0
0
0
0
Q
A
C
B
Politechnika Cz
ę
stochowska
- 4 -
A
B
C
Q
1
1
1
1
1
1
0
0
1
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
0
0
NAND - bramka o funkcji odwrotnej ni
ż bramka AND. Bramkę tą można uważać
za szeregowe poł
ączenie bramki AND i Inwertera. Logiczna jedynka pojawia się na
wyj
ściu zawsze wtedy, gdy na którymkolwiek z wejść występuje logiczne zero.
Natomiast logiczne zero pojawi si
ę na wyjściu tylko wtedy, gdy na wszystkich
wej
ściach panuje logiczna jedynka. Poniżej przedstawiono symbole i tabele przejść dla
dwuwej
ściowej i trójwejściowej bramki NAND.
A
Q
B
A
B
Q
1
1
0
1
0
1
0
1
1
0
0
1
A
B
C
Q
1
1
1
0
1
1
0
1
1
0
1
1
1
0
0
1
0
1
1
1
0
1
0
1
0
0
1
1
0
0
0
1
Q
A
C
B
OR - jest to bramka sumy logicznej. Na jej wyj
ściu jedynka pojawia się wtedy,
gdy przynajmniej na jednym z wej
ść występuje logiczna jedynka. Zero na wyjściu
pojawi si
ę tylko w przypadku, gdy na wszystkich wejściach występuje zero. Symbol
bramki i tablic
ę przejść pokazano poniżej.
A
B
Q
1
1
1
1
0
1
0
1
1
0
0
0
Politechnika Cz
ę
stochowska
- 5 -
A
Q
B
NOR - stanowi ona poł
ączenie bramki NOT z bramką OR. Na wyjściu tej bramki
logiczna jedynka pojawi si
ę tylko wówczas, gdy na wszystkich wejściach będą
wyst
ępować logiczne zera. W każdym innym przypadku na wyjściu tej bramki będzie
wyst
ępować logiczne zero. Symbol bramki i tablicę przejść pokazano poniżej.
A
Q
B
A
B
Q
1
1
0
1
0
0
0
1
0
0
0
1
EX-OR - Exclusive-OR. Bramka ta wykazuje nierówno
ść stanów logicznych
podanych na jej wej
ścia. Gdy na wejściach tej bramki panują różne stany logiczne (0 i 1,
1 i 0) to na jej wyj
ściu występuje logiczna jedynka.
A
Q
B
A
B
Q
1
1
0
1
0
1
0
1
1
0
0
0
EX-NOR - Exclusive-NOR. Bramka ta wykazuje równo
ść stanów logicznych
podanych na jej wej
ścia. Gdy na wejściach tej bramki panują jednakowe stany logiczne
(0 i 0, 1 i 1) to na jej wyj
ściu występuje logiczna jedynka.
A
Q
B
A
B
Q
1
1
1
1
0
0
0
1
0
0
0
1
Politechnika Cz
ę
stochowska
- 6 -
1.3 Podstawowe prawa algebry Boole'a
Spo
śród wielu praw algebry Boole'a podstawowe znaczenie w zastosowaniu do
teorii układów cyfrowych maj
ą następujące cztery prawa:
- przemienno
ści
- ł
ączności
- rozdzielczo
ści
- De Morgana
Prawa te i odpowiadaj
ące im wyrażenia zestawiono w poniższej tablicy.
iloczyn logiczny
suma logiczna
prawo przemienno
ści
A*B = B*A
A+B = B+A
prawo ł
ączności
A*(B*C) = (A*B)*C
A+(B+C) = (A+B)+C
prawo rozdzielczo
ści
A*(B+C) = A*B+A*C
A+B*C = (A+B)*(A+C)
prawo De Morgana
K
K
+
+
=
B
A
B
A
*
*
K
K
*
* B
A
B
A
=
+
+
To
ż
samo
ś
ci podstawowe
A*0 = 0
A*1 = A
A*A = A
0
*
=
A
A
A+1 = 1
A+0 = A
A+A = A
1
=
+
A
A
To
ż
samo
ś
ci dodatkowe
A*(A+B) = A
B
A
B
A
A
+
=
+
*
B
B
A
B
A
=
+
+
)
(
*
)
(
A+A*B = A
B
A
B
A
A
*
)
(
*
=
+
B
B
A
B
A
=
+
*
*
Prawo przemienno
ś
ci i prawo ł
ą
czno
ś
ci, a tak
ż
e prawo rozdzielczo
ś
ci mno
ż
enia
wzgl
ę
dem dodawania s
ą
takie same jak w zwykłej algebrze. Natomiast prawo
rozdzielczo
ś
ci dodawania wzgl
ę
dem mno
ż
enia i prawo De Morgana s
ą
specyficznymi
prawami dwuelementowej algebry Boole'a.
Porównuj
ą
c wzory z pierwszej i drugiej kolumny powy
ż
szej tablicy mo
ż
na
zauwa
ż
y
ć
charakterystyczn
ą
dwoisto
ść
polegaj
ą
c
ą
na tym,
ż
e ka
ż
demu prawu
odnosz
ą
cemu si
ę
do działania dodawania odpowiada analogiczne prawo odnosz
ą
ce si
ę
do działania mno
ż
enia. Z powy
ż
szych zale
ż
no
ś
ci korzysta si
ę
przy przekształcaniu
wyra
ż
e
ń
opisuj
ą
cych zło
ż
one funkcje o wielu zmiennych w celu otrzymania ich
mo
ż
liwie najprostszej postaci ko
ń
cowej, a co za tym idzie, prostszej realizacji
układowej. Proces ten jest okre
ś
lany jako
minimalizacja
funkcji logicznej.
1.4 Proces minimalizacji funkcji logicznej
Minimalizacja funkcji logicznej polega na takim przekształceniu postaci
kanonicznej funkcji logicznej, zgodnie z zasadami algebry Boole'a, aby uzyska
ć
mo
ż
liwie najprostszy jej zapis. Im bardziej zło
ż
ona jest funkcja logiczna, tym bardziej
rozbudowany jest system cyfrowy potrzebny do realizacji tej funkcji. Zatem ka
ż
de
uproszczenie wyra
ż
enia logicznego umo
ż
liwia łatwiejsz
ą
realizacj
ę
układow
ą
funkcji
przy u
ż
yciu mniejszej liczby elementarnych bramek logicznych. Metody minimalizacji
funkcji logicznych mo
ż
na podzieli
ć
ogólnie na
algebraiczne i graficzne
.
Stosowanie metod algebraicznych z wykorzystaniem praw i to
ż
samo
ś
ci algebry
Boole'a ilustruj
ą
nast
ę
puj
ą
ce, proste przykłady:
1.
B
A
C
C
B
A
C
B
A
C
B
A
F
=
+
=
+
=
)
(
Politechnika Cz
ę
stochowska
- 7 -
2.
C
A
AB
B
C
A
C
AB
C
A
C
B
A
C
AB
AB
C
A
A
A
C
B
AB
C
A
C
B
AB
F
+
=
+
+
+
=
=
+
+
+
=
+
+
+
=
+
+
=
)
1
(
)
1
(
)
(
Pierwszy przykład jest bardzo prosty. Natomiast w drugim przypadku
dostrze
ż
enie,
ż
e
C
A
AB
C
A
C
B
AB
+
=
+
+
nie jest takie łatwe. W przypadku
zło
ż
onych funkcji wielu zmiennych metoda kolejnych przekształce
ń
algebraicznych
wyra
ż
e
ń
logicznych przy bezpo
ś
rednim wykorzystaniu praw algebry Boole'a staje si
ę
bardzo uci
ąż
liwa i nie zawsze w praktyce prowadzi do osi
ą
gni
ę
cia zamierzonego celu.
Prostota ko
ń
cowej postaci otrzymanych funkcji zale
ż
y w du
ż
ej mierze od intuicji i
umiej
ę
tno
ś
ci projektanta, dlatego te
ż
jest stosowana rzadko i tylko dla prostych funkcji.
Efektywniejsz
ą
metod
ą
minimalizacji jest jedna z metod graficznych -
metoda
Karnaugh'a
.
Tablica (mapa) Karnaugh'a jest uporz
ą
dkowan
ą
w specyficzny sposób postaci
ą
zapisu tablicy warto
ś
ci funkcji logicznej. Korzysta si
ę
z niej w procesie minimalizacji
funkcji logicznych. Tablica ta ma struktur
ę
prostok
ą
tn
ą
, zło
ż
on
ą
z elementarnych pól.
Ka
ż
de pole reprezentuje iloczyn pełny w odniesieniu do zmiennych wej
ś
ciowych, czyli
zmiennych niezale
ż
nych danej funkcji. Zatem tablica ta obejmuje wszystkie mo
ż
liwe
kombinacje warto
ś
ci argumentów. Na marginesach tablicy wpisuje si
ę
w okre
ś
lonym
porz
ą
dku (wg kodu Gray'a) warto
ś
ci argumentów. Przy parzystej liczbie argumentów
połowa z nich umieszczona jest na marginesie poziomym, a druga połowa - na
marginesie pionowym.
Przy nieparzystej liczbie argumentów wpisuje si
ę
na jednym marginesie o jeden
argument wi
ę
cej ni
ż
na drugim. Uło
ż
enie tablicy Karnaugh'a polega na takim
zgrupowaniu wszystkich kombinacji warto
ś
ci argumentów, aby zawsze przy przej
ś
ciu z
danego pola do pola s
ą
siedniego zmieniała si
ę
warto
ść
tylko jednego argumentu. Zasada
s
ą
siedztwa obowi
ą
zuje równie
ż
dla pól le
żą
cych przy kraw
ę
dzi tablicy.
Poni
ż
ej przedstawione s
ą
tablice dla funkcji dwóch, trzech i czterech zmiennych
wej
ś
ciowych. Warto
ś
ci argumentów zanegowanych s
ą
opisane cyfr
ą
0, a
niezanegowanych - cyfr
ą
1.
Tabela Karnaugh'a funkcji dwóch zmiennych
B
A
0
1
0
B
A
B
A
1
B
A
AB
Tabela Karnaugh'a funkcji trzech zmiennych
C
AB
0
1
00
C
B
A
C
B
A
01
C
B
A
BC
A
11
C
AB
ABC
10
C
B
A
C
B
A
Politechnika Cz
ę
stochowska
- 8 -
Tabela Karnaugh'a funkcji czterech zmiennych
CD
AB
00
01
11
10
00
D
C
B
A
D
C
B
A
CD
B
A
D
C
B
A
01
D
C
B
A
D
C
B
A
BCD
A
D
BC
A
11
D
C
AB
D
C
AB
ABCD
D
ABC
10
D
C
B
A
D
C
B
A
CD
B
A
D
C
B
A
Nast
ę
pny rysunek ilustruje prosty przykład stosowania tablicy Karnaugh'a do
minimalizacji funkcji opisanej wyra
ż
eniem:
BCD
A
D
C
B
A
D
C
B
A
D
C
B
A
CD
B
A
D
C
B
A
F
+
+
+
+
+
=
Funkcj
ę
logiczn
ą
b
ę
d
ą
c
ą
sum
ą
iloczynów jej argumentów (z negacj
ą
lub bez)
oznacza si
ę
przypisuj
ą
c cyfr
ę
1 ka
ż
demu polu, w którym wyst
ę
puje składnik
analizowanej funkcji. Pola nieopisane pozostawia si
ę
puste lub oznacza cyfr
ą
0.
Przykład zastosowania tablicy Karnaugh'a do funkcji czterech zmiennych
CD
AB
00
01
11
10
00
1
1
01
1
1
11
10
1
1
Minimalizacja funkcji logicznej polega na ł
ą
czeniu s
ą
siednich pól oznaczonych
cyfr
ą
1 w odpowiednie grupy zło
ż
one z dwóch, czterech, o
ś
miu itd. pól, które wyró
ż
nia
si
ę
obwiedni
ą
. Nale
ż
y przy tym pami
ę
ta
ć
,
ż
e pola na brzegach tablicy równie
ż
s
ą
siaduj
ą
ze sob
ą
. Istnienie s
ą
siaduj
ą
cych pól oznaczonych 1 wskazuje mo
ż
liwo
ść
wyeliminowania niektórych zmiennych. Na przykład zmienna C mo
ż
e zosta
ć
wyeliminowana w grupie:
D
B
A
C
C
D
B
A
D
C
B
A
D
C
B
A
=
+
=
+
)
(
Post
ę
puj
ą
c w podobny sposób ze składnikami grupy czteropolowej
D
A
BCD
A
D
C
B
A
CD
B
A
D
C
B
A
=
+
+
+
podane wyra
ż
enie funkcyjne mo
ż
na ostatecznie sprowadzi
ć
do prostej postaci:
D
A
D
B
A
F
+
=
W niektórych przypadkach proces minimalizacji funkcji przebiega łatwiej, gdy
grupuje
si
ę
zera,
czyli
okre
ś
la
funkcj
ę
b
ę
d
ą
c
ą
dopełnieniem
wyra
ż
enia
reprezentowanego przez jedynki. Gdy liczba zmiennych przewy
ż
sza pi
ęć
, metoda
Karnaugh'a staje si
ę
uci
ąż
liwa i wówczas niekiedy dogodniej stosowa
ć
inne metody
minimalizacyjne, np. Quine'a-Mc Cluskey'a, lub o wiele wydajniejsze metody
numeryczne poszukiwania rozwi
ą
za
ń
minimalnych za pomoc
ą
komputera.
1.5 Pytania sprawdzaj
ą
ce:
1) Poda
ć
warto
ś
ci poziomów logicznych stosowanych w technice cyfrowej.
Poda
ć
przedziały w jakich zawieraj
ą
si
ę
poziomy logiczne 1 i 0.
2) Wyja
ś
ni
ć
poj
ę
cie obci
ąż
alno
ś
ci wyj
ś
cia bramki.
3) Poda
ć
podstawowe zasady ł
ą
czenia wej
ść
i wyj
ść
bramek.
4) Wymieni
ć
poznane bramki i poda
ć
ich tablice przej
ść
.
Politechnika Cz
ę
stochowska
- 9 -
5) Poda
ć
podstawowe prawa logiki stosowane przy projektowaniu układów
kombinacyjnych.
6) Poda
ć
wzory De Morgan'a.
7) Czym jest proces minimalizacji funkcji logicznej? Poda
ć
cel i sposoby.
8) Do czego słu
żą
siatki Karnaugh'a? Omówi
ć
sposób ich wykorzystywania przy
minimalizacji
funkcji
na
konkretnym
przykładzie
podanym
przez
prowadz
ą
cego.
1.6 Przebieg
ć
wiczenia:
Przyst
ę
puj
ą
c do
ć
wiczenia nale
ż
y nało
ż
y
ć
odpowiedni
ą
płyt
ę
czołow
ą
na układ
uniwersalny. Przed zał
ą
czeniem zasilania układu nale
ż
y, na przeł
ą
cznikach S3, ustawi
ć
numer
ć
wiczenia - 0. Przeł
ą
czniki te powinny by
ć
ustawione zgodnie z opisem na płycie
czołowej zamieszczonym obok nich. Po ustawieniu numeru
ć
wiczenia mo
ż
emy
zał
ą
czy
ć
zasilanie układu.
Stanowisko do
ć
wiczenia wyposa
ż
one zostało w kilka wybranych bramek
logicznych. Wej
ś
cia i wyj
ś
cia bramek zostały wyprowadzone na listwy krosuj
ą
ce.
Ponadto wszystkie wyj
ś
cia bramek zostały poł
ą
czone z diodami LED w celu
monitorowania ich stanów. W górnej cz
ęś
ci układu dost
ę
pne s
ą
gniazda oznaczone 1
(stany wysokie) i 0 (stany niskie), z których za pomoc
ą
przewodów zadajemy sygnały na
wej
ś
cia bramek. Stany wyj
ść
obserwujemy na odpowiadaj
ą
cych diodach LED (wg opisu
na płycie czołowej).
W trakcie
ć
wiczenia nale
ż
y zbada
ć
wybrane bramki logiczne podaj
ą
c na ich
wej
ś
cia wszystkie mo
ż
liwe kombinacje stanów logicznych, obserwuj
ą
c jednocze
ś
nie
stany wyj
ść
na diodach LED. Wyniki nale
ż
y wpisa
ć
do podanych poni
ż
ej tabel.
inwerter NOT
A
Q
1
0
bramki dwuwej
ś
ciowe AND, NAND, NOR, OR, XNOR.
A
B
Q
0
0
0
1
1
0
1
1
Politechnika Cz
ę
stochowska
- 10 -
bramka trójwej
ś
ciowa NAND
A
B
C
Q
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Druga cz
ęść
ć
wiczenia polega na zło
ż
eniu, z dost
ę
pnych w
ć
wiczeniu bramek,
układu kombinacyjnego realizuj
ą
cego funkcj
ę
logiczn
ą
podan
ą
przez prowadz
ą
cego.
W czasie wykonywania
ć
wiczenia nale
ż
y, podaj
ą
c na wej
ś
cia układu wszystkie mo
ż
liwe
kombinacje stanów logicznych, zbada
ć
odpowiadaj
ą
ce im stany wyj
ść
wpisuj
ą
c wyniki
do tabeli.
W trakcie wykonywania
ć
wiczenia nale
ż
y wykona
ć
trzy układy kombinacyjne,
które b
ę
d
ą
realizowały funkcje logiczne podane przez prowadz
ą
cego. W czasie
wykonywania
ć
wiczenia nale
ż
y zbada
ć
stany wszystkich wej
ść
- wyj
ść
wpisuj
ą
c wyniki
do tabeli. Tabela ta b
ę
dzie słu
ż
y
ć
do porównania funkcji logicznych podanej w postaci
nie zminimalizowanej z postaci
ą
zminimalizowan
ą
wyprowadzon
ą
przez
ć
wicz
ą
cego
podczas opracowywania sprawozdania.
1.7 Opracowanie
ć
wiczenia:
1) Porówna
ć
otrzymane tablice przej
ść
poszczególnych bramek z podanymi w cz
ęś
ci
teoretycznej.
2) Wyznaczy
ć
tablic
ę
przej
ść
układu wykonanego w drugiej cz
ęś
ci
ć
wiczenia i
porówna
ć
z tablic
ą
otrzyman
ą
eksperymentalnie.
3) Zaproponowa
ć
układ realizuj
ą
cy funkcj
ę
NAND, NOR, EXOR zło
ż
ony z bramek
podstawowych AND, OR i NOT.
4) Na podstawie wyników przeprowadzi
ć
minimalizacj
ę
funkcji podanych podczas
zaj
ęć
. Porówna
ć
tabel
ę
stanów tych funkcji. Poda
ć
wnioski.
5) Okre
ś
li
ć
przydatno
ść
podanych metod minimalizacji funkcji logicznej w
opracowywaniu podanych funkcji.