Microsoft PowerPoint - AKiSO_SS_wykład_2

Zadania CPU

CPU wykonuje następujące zadania:

–

pobiera instrukcje programu z pamięci (instruction
fetch)

–

interpretuje (dekoduje) instrukcje

–

pobiera dane (data fetch)

–

przetwarza dane

–

zapisuje dane

Struktura CPU

Stos – operacja zapisu

• typowa notacja w języku

asemblera:

push x

• w podanym przykładzie stos

rozbudowuje się w stronę
wzrastających adresów pamięci
(np. Intel x51)

• wiele innych procesorów

wykorzystuje stos rozbudowywany
w stronę malejących adresów, np.
Intel Pentium, Motorola 68HC16

Stos – operacja odczytu

• typowa notacja w języku

asemblera:

pop x

• w podanym przykładzie stos

rozbudowuje się w stronę
wzrastających adresów pamięci

Rejestry

Niewielka pamięć robocza CPU do przechowywania tymczasowych
wyników obliczeń

Liczba rejestrów i ich funkcje różnią się dla różnych procesorów

Rejestry mogą pełnić rozmaite funkcje:

–

Rejestry ogólnego przeznaczenia (GP – general purpose)

–

Rejestry danych (np. akumulator)

–

Rejestry adresowe

–

Rejestr wskaźników (stanu, warunków, flag)

Architektura oparta na rejestrach GP jest bardzie elastyczna przy
programowaniu, ale procesor jest bardziej złożony a czas
wykonania rozkazu dłuższy

Architektura oparta na specjalizowanych rejestrach upraszcza
budowę procesora i przyspiesza wykonanie rozkazu, ale ogranicza
programistę

Rejestry

cd.

Typowa liczba rejestrów GP w CPU: 8 – 32

–

mniej rejestrów GP – częstsze odwołania do pamięci

–

znaczne zwiększenie liczby rejestrów GP nie wpływa znacząco
na zmniejszenie liczby odwołań do pamięci

Rozmiar rejestru

–

wystarczający do przechowywania adresu

–

wystarczający do przechowywania pełnego słowa danych

Często można łączyć ze sobą dwa rejestry, dzięki czemu
można łatwo reprezentować typowe formaty danych w
językach wysokiego poziomu, np. w C:

–

double int a

–

long int a

Rejestry

cd.

Przykład architektury pliku rejestrów: procesor Motorola 68HC12

Rejestry

cd.

Przykład architektury pliku
rejestrów:

procesor Intel Pentium

rejestry GP

rejestry indeksowe

rejestr bazowy
wskaźnik stosu

rejestry segmentów

rejestr wskaźników

licznik rozkazów

Cykl wykonania rozkazu

fetch – pobranie binarnego kodu rozkazu z pamięci

W celu przyspieszenia wykonywania rozkazu stosuje się niekiedy
cykl prefetch – pobieranie kodu rozkazu jeszcze przed zakończeniem
wykonania poprzedniego rozkazu. Rozwój tej koncepcji doprowadził
do cachingu i pipeliningu

Format rozkazu

W procesorach o architekturze CISC rozkazy mają niejednolitą
postać (format):

• instrukcja zapisana binarnie może mieć różną długość
• stosuje się różne sposoby adresowania argumentów

Przykład (Pentium):

mov ax,cx

mov ax,[e42d]

10001011 kod operacji

10100001

11000001

00101101
11101000

argument lub adres little endian!

Wykonanie rozkazu

Przykład wykonania rozkazu przesłania zawartości rejestru Ri do
akumulatora

Ri →

Cykl rozkazowy – wnioski

Wykonanie programu polega na wykonaniu ciągu cykli
rozkazowych

Cykl rozkazowy składa się z dwóch podstawowych faz:
cyklu pobrania rozkazu i wykonania rozkazu

W zależności od długości kodu rozkazu i sposobu
adresowania argumentów wykonanie rozkazu zajmuje
różną liczbę elementarnych cykli maszynowych
realizowanych przez jednostkę sterującą

Elementarne operacje składające się na wykonanie
rozkazu są nazywane

mikrooperacjami

(µOP)

Układ sterowania

cd.

Zastosowanie dekodera

upraszcza budowę układu

sterowania

Warianty realizacji CU

Stosuje się dwa sposoby realizacji jednostki sterującej:

• w postaci typowego układu sekwencyjnego (

hardwired

CU)

• z wykorzystaniem mikroprogramowania (

microprogrammed

CU)

• Jednostka CU typu hardwired :

• Zaprojektowana jako układ sekwencyjny – automat o

skończonej liczbie stanów (FSM – finite state machine), z
wykorzystaniem klasycznych metod syntezy układów
sekwencyjnych

• Zalety: duża szybkość działania, zoptymalizowana liczba

elementów logicznych

• Wada: trudna modyfikacja w razie konieczności zmiany projektu

• Jednostki CU typu hardwired są preferowane w architekturze

RISC

Mikroprogramowanie

Mikroprogramowana jednostka CU (M.V. Wilkes, 1951):

Sekwencje sygnałów sterujących są przechowywane w wewnętrznej
pamięci CU i tworzą mikroprogram; każdy rozkaz CPU ma własny
kod mikroprogramu

Praca CU polega na sekwencyjnym odczytywaniu kolejnych słów
mikroprogramu

Zalety:

–

przejrzysta, usystematyzowana budowa CU

–

łatwość modyfikacji pamięci mikroprogramu

Wady:

–

mniejsza szybkość działania w porównaniu z jednostką CU typu
hardwired

–

większa liczba elementów logicznych (w tym pamięciowych)

Przerwanie

Program obsługi

przerwania

(Interrupt handler)

Program główny

Przerwanie

(Interrupt)

Przerwania zewnętrzne

(interrupts) spowodowane

zdarzeniem poza CPU, sygnalizowane sygnałem
doprowadzonym do odpowiedniego wejścia procesora

–

Maskowane

– sygnalizowane przez wejście INTR; CPU

reaguje na przerwanie maskowane jeśli bit zezwolenia na
przerwanie IF w rejestrze wskaźników (w Pentium EFLAGS)
jest ustawiony

–

Niemaskowane

– sygnalizowane przez wejście NMI; CPU

zawsze reaguje na takie przerwanie

Przerwania wewnętrzne - wyjątki

Wyjątki

(exceptions) powodują takie same efekty jak

przerwania zewnętrzne, ale są wynikiem realizacji
programu

–

Błędy

– w przypadku wykrycia błędu uniemożliwiającego

wykonanie instrukcji CPU generuje wyjątek

–

Wyjątki programowane

– generowane celowo przez

programistę przy użyciu specjalnych instrukcji (INTO, INT3,
INT, BOUND – Pentium)

Przerwania – problemy projektowe

Jak zapobiec interferencji programu głównego i handlera
(obydwa działają na tych samych zasobach CPU) ?

W jakim obszarze pamięci należy umieścić programy obsługi
przerwań (handlery) ?

Jeśli w systemie jest wiele źródeł przerwań, jak rozpoznać, które
z urządzeń zgłosiło przerwanie ?

Co zrobić, jeśli jednocześnie wystąpi więcej niż jedno żądanie
przerwania ?

Przerwania wielokrotne

(problemy 3 i 4)

Zablokowanie (maskowanie przerwań)

–

CPU ignoruje kolejne sygnały przerwań i wykonuje aktualny
handler

–

zgłoszenia przerwań są pamiętane; CPU zacznie je obsługiwać
w kolejności zgłoszenia, po zakończeniu wykonywania
aktualnego handlera

Przerwania priorytetowe

–

obsługa przerwań o niższym priorytecie może być przerywana
przez przerwania o wyższym priorytecie

–

po zakończeniu obsługi przerwania o wyższym priorytecie CPU
wraca do obsługi przerwania o niższym priorytecie