203 uklady sekwencyjne 2, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania


Wykonanie:

.

Sprawozdanie z ćw nr 4

UKŁADY SEKWENCYJNE

  1. Cel ćwiczenia

Celem ćwiczenia jest zapoznanie się z podstawowymi elementami sekwencyjnych układów logicznych (przerzutnikami) oraz metodami syntezy złożonych układów sekwencyjnych (rejestry, układy liczników, sumatory szeregowe)

  1. Program ćwiczenia:

    1. Zaprojektować 4-bitowy rejestr przesuwny z wpisem równoległym:

Schemat układu:

0x01 graphic

    1. Zaprojektować 2-bitowy szeregowy komparator z wpisem od najmłodszego bitu

Schemat układu:

0x01 graphic

Tabela:

A

B

Y

00

00

1

01

01

1

10

10

1

11

11

1

00

01

0

01

10

0

10

11

0

11

00

0

00

10

0

01

11

0

10

00

0

11

01

0

00

11

0

01

00

0

10

01

0

11

10

0

  1. Uwagi i wnioski:

Wprowadzenie równoległe informacji do rejestru odbywa się najczęściej za pomocą wejścia ustawiającego i resetującego przerzutnika. Informacja wyjściowa jest dostępna na wyjściach Q przerzutników. W naszym rejestrze nie jest wymagane kasowanie przerzutników ponieważ za każdym razem do rejestru wpisywane jest całe słowo pojawiające się na wej. równoległym. Informacja ta jest wpisywana do rejestru tylko podczas wysokiego stanu sygnału zezwalającego. Nasz rejestr umożliwiał także przesuwanie wprowadzonej informacji.

Dwubitowy szeregowy komparator zrealizowaliśmy w postaci najprostszej tj. na wyjściu tego układu pojawiała się "1" gdy obydwie liczby były sobie równe a "0" w przypadku przeciwnym. Jak widać na schemacie, naszym komparatorem jest zwykła bramka EX-NOR, która porównuje cyklicznie każdą pozycję jednej liczby z odpowiednią pozycją liczby drugiej. Taka zasada działania naszego komparatora wymaga zastosowania na wyjściu bramki EX-NOR dwóch przerzutników (ponieważ porównujemy liczby dwubitowe). W przerzutnikach tych zapamiętujemy wyniki porównań odpowiednich pozycji liczb porównywanych. Liczby będą równe tylko wówczas, gdy obydwa przerzutniki będą przechowywały "1". Dlatego też wyjścia tych przerzutników przyłączone są do bramki AND. Ważną uwagą jest to, że prawidłowy wynik porównania możemy odczytać z opóźnieniem jednego taktu zegara. Jest to związane z zasadą działania przerzutników.

2



Wyszukiwarka

Podobne podstrony:
203 uklady sekwencyjne, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania
202 uklady arytmetyczne, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania
203 uklady sekwencyjne - liczniki, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sp
203 uklady kombinacyjne - kodery i dekodery, Politechnika Wrocławska - Materiały, logika ukladow cyf
203 rejestry, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania
203 rejestry, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdania
206 automat parametryczny, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdan
210 komputerowa synteza automatu z parametrem wewnetrznym, Politechnika Wrocławska - Materiały, logi
208 komputerowa realizacja automatow skonczonych, Politechnika Wrocławska - Materiały, logika uklado
205 zastosowanie jezyka wyrazen regularnych do syntezy automatow, Politechnika Wrocławska - Materiał
implementacja automatu skonczonego pelniacego funkcje automatu niedeterministycznego, Politechnika W
211 automat asynchroniczny 2, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawoz
206 automat parametryczny 2, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozd
implementacja automatu skonczonego pelniacego funkcje automatu niedeterministycznego012, Politechnik
208 komputerowa realizacja automatow skonczonych 2, Politechnika Wrocławska - Materiały, logika ukla
207 automaty moore mealy, Politechnika Wrocławska - Materiały, logika ukladow cyfrowych, sprawozdani
automatyka i robotyka-rozwiazania, Politechnika Wrocławska - Materiały, podstawy automatyki i roboty

więcej podobnych podstron